半导体器件和半导体器件的制造方法技术

半导体器件和半导体器件的制造方法。一种半导体器件包括：层叠结构，所述层叠结构各自包括第一导电层；基板，该基板设置在所述层叠结构下方；第一杂质区，该第一杂质区设置在所述基板中；以及至少一个沟槽，该至少一个沟槽穿过所述层叠结构并且设置在所述第一杂质区上方。

Manufacturing Methods of Semiconductor Devices and Semiconductor Devices

【技术实现步骤摘要】
半导体器件和半导体器件的制造方法
各种实施方式总体上涉及电子装置，并且更具体地，涉及半导体器件及其制造方法。
技术介绍
非易失性存储器装置保留所存储的数据，而不管通电/断电状况如何。其中存储单元在基板上方形成为单层的二维非易失性存储器装置的集成密度增大最近受到限制。因此，已提出了其中存储单元在垂直方向上层叠在基板上方的三维非易失性存储器装置。三维非易失性存储器装置可以包括彼此交替层叠的层间绝缘层和栅极以及穿过其中的沟道层，并且存储单元可以沿着沟道层层叠。已开发出各种结构和制造方法以提高三维非易失性存储器装置的操作可靠性。
技术实现思路
根据实施方式，一种半导体器件可以包括：多个层叠结构，所述多个层叠结构各自包括包含第一类型杂质的第一导电层；基板，该基板设置在所述层叠结构下方并且包含与所述第一类型杂质不同的第二类型杂质；第一杂质区，该第一杂质区设置在所述基板中并且包含所述第一类型杂质；以及至少一个沟槽，该至少一个沟槽穿过所述层叠结构并且设置在所述第一杂质区上方。根据实施方式，一种半导体器件可以包括：第一导电层，该第一导电层包含第一类型杂质；层叠结构，该层叠结构包括设置在所述第一导电层上并且彼此交替层叠的第二导电层和第一绝缘层；基板，该基板设置在所述第一导电层下方并且包括隔离层和有源区；第一杂质区，该第一杂质区设置在所述有源区中并且包含所述第一类型杂质；以及绝缘结构，该绝缘结构穿过所述层叠结构并且包括至少两个绝缘图案的相交处，其中，所述第一杂质区设置在所述相交处下方。根据实施方式，一种制造半导体器件的方法可以包括以下步骤：在基板中形成第一类型杂质的第一杂质区；在所述基板上形成包括第一导电层的层叠结构，所述第一导电层包含所述第一类型杂质；形成穿过所述层叠结构并且设置在所述第一杂质区上方的第一开口；以及在所述第一开口中形成绝缘结构，其中，所述基板包含与所述第一类型杂质不同的第二类型杂质。根据实施方式，一种制造半导体器件的方法可以包括以下步骤：在基板中形成第一类型杂质的第一杂质区；在所述基板上形成包含所述第一类型杂质的第一导电层；形成包括设置在所述第一导电层上并且彼此交替层叠的第一材料层和第二材料层的层叠结构；形成穿过所述层叠结构并且设置在所述第一杂质区上方的第一开口；以及通过所述第一开口用第三材料图案替换所述第一材料层，其中，所述基板包含与所述第一类型杂质不同的第二类型杂质，并且至少一个第三材料图案和所述第一杂质区电连接。根据实施方式，一种半导体器件可以包括：层叠结构，该层叠结构包括第一导电层和第二导电层，所述第二导电层与设置在所述第一导电层上的绝缘层交替层叠；基板，该基板设置在所述层叠结构下方，并且包括隔离层和有源区；杂质区，该杂质区设置在所述有源区中；以及沟槽，该沟槽穿过所述层叠结构进入所述杂质区中。附图说明图1A至图1E是例示了根据实施方式的半导体器件的结构的截面图；图2A和图2B是例示了根据实施方式的半导体器件的结构的布局图；图3A和图3B是例示了根据实施方式的半导体器件的结构的布局图；图4A至图4C是例示了根据实施方式的半导体器件的结构的布局图；图5A至图8A、图5B至图8B以及图9和图10是例示了根据实施方式的制造半导体器件的方法的示图；图11是根据实施方式的半导体器件中包括的晶体管的截面图；图12和图13是例示了根据实施方式的存储器系统的配置的框图；以及图14和图15是例示了根据实施方式的计算系统的配置的框图。具体实施方式下文中，将参照附图来描述实施方式的各种示例。在附图中，为了例示的方便起见，可以夸大组件的厚度和长度。在下面描述中，为了简洁明了，可以省略对相关功能和构成的描述。在整篇说明书和附图中，类似的参考标号是指类似的元件。还要注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一个组件，而且通过中间组件来间接联接另一个组件。在说明书中，当元件被称为“包括”或“包含”组件时，并没有排除其它组件，而是还可以包括其它组件，除非上下文中具体指出了相反的描述。各种实施方式可以涉及具有简化的制造工艺、稳定的结构和提高的可靠性的半导体器件及其制造方法。图1A至图1E是例示了根据实施方式的半导体器件的结构的截面图。参照图1A，根据实施方式的半导体器件可以包括层叠结构ST、基板10、第一杂质区11和沟槽T。另外，半导体器件还可以包括沟槽T中的绝缘结构16和导电图案19以及层间绝缘层12。层叠结构ST可以包括包含第一类型杂质的第一导电层13。另外，层叠结构ST还可以包括彼此交替层叠的第二导电层15和绝缘层14。第二导电层15和绝缘层14可以设置在第一导电层13上方。第一导电层13和第二导电层15可以包含诸如钨这样的金属和多晶硅。例如，第一导电层13可以是包含杂质的多晶硅层和包含N型杂质的多晶硅层。第二导电层15可以是包含杂质的多晶硅层和诸如钨层这样的金属层。绝缘层14可以使层叠的第一导电层13和第二导电层15彼此绝缘，并且可以包含氧化物和氮化物。例如，第一导电层13可以是管道栅，第二导电层15当中的至少一个最上面的第二导电层15可以是选择线，其余的第二导电层15可以是字线。在该示例中，存储器串可以包括至少一个第一选择晶体管、多个第一存储单元、至少一个管道晶体管、多个第二存储单元和至少一个第二选择晶体管。另外，存储器串可以在基板10上布置成U形或W形。在示例中，基板10可以是第一基板，第一导电层13可以是包括源极区或源极线的第二基板。另外，第二导电层15当中的至少一个最上面的第二导电层15可以是第一选择线，第二导电层15当中的至少一个最下面的第二导电层15可以是第二选择线，其余的第二导电层15可以是字线。在该示例中，外围电路可以布置在基板10上，并且单元阵列可以布置在第一导电层13上。存储器串可以包括至少一个第一选择晶体管、多个存储单元和至少一个第二选择晶体管。另外，存储器串可以在第一导电层13上方布置成笔直格式。基板10可以设置在层叠结构ST下方，并且可以包含与第一类型杂质不同的第二类型杂质。例如，当第一类型杂质是N型杂质时，第二类型杂质可以是P型杂质，或者当第一类型杂质是P型杂质时，第二类型杂质可以是N型杂质。N型杂质可以包括磷(P)、砷(As)、锑(Sb)等。P型杂质可以包括铟(In)、铝(Al)、硼(B)等。第一杂质区11可以设置在基板10中并且可以包含第一类型杂质。第一杂质区11可以包含与第一导电层13相同的杂质和与基板10不同的杂质。例如，基板10可以是P型半导体基板，第一导电层13可以是N型多晶硅层，并且第一杂质区11可以包含N型杂质。因此，可以在基板10和第一杂质区11之间的边界处形成PN结。沟槽T可以穿过层叠结构ST并且可以设置在第一杂质区11上方。沟槽T可以在层叠方向上穿过层叠结构ST以具有至少能暴露层间绝缘层12的深度，并且可以延伸至第一杂质区11。例如，沟槽T可以穿过层叠结构ST和层间绝缘层12，并且可以具有可暴露第一杂质区11的深度。在该示例中，沟槽T的底表面可以设置在比第一杂质区11的底表面高的高度。绝缘结构16可以设置在沟槽T中。另外，导电图案19可以设置在沟槽T的下部。导电图案19可以包含金属材料和与第二导电层15相同的材料。在用第二导电层15替换层叠结构ST本文档来自技高网...

【技术保护点】
1.一种半导体器件，所述半导体器件包括：多个层叠结构，所述多个层叠结构各自包括包含第一类型杂质的第一导电层；基板，所述基板设置在所述层叠结构下方并且包含与所述第一类型杂质不同的第二类型杂质；第一杂质区，所述第一杂质区设置在所述基板中并且包含所述第一类型杂质；以及至少一个沟槽，所述至少一个沟槽穿过所述层叠结构并且设置在所述第一杂质区上方。

【技术特征摘要】
2018.03.16 KR 10-2018-00310921.一种半导体器件，所述半导体器件包括：多个层叠结构，所述多个层叠结构各自包括包含第一类型杂质的第一导电层；基板，所述基板设置在所述层叠结构下方并且包含与所述第一类型杂质不同的第二类型杂质；第一杂质区，所述第一杂质区设置在所述基板中并且包含所述第一类型杂质；以及至少一个沟槽，所述至少一个沟槽穿过所述层叠结构并且设置在所述第一杂质区上方。2.根据权利要求1所述的半导体器件，其中，所述基板包括隔离层和有源区，并且其中，所述第一杂质区设置在所述有源区中。3.根据权利要求2所述的半导体器件，其中，相比于所述隔离层，所述第一杂质区中的每一个第一杂质区在所述基板中的深度更大。4.根据权利要求1所述的半导体器件，所述半导体器件还包括设置在所述基板中并且包含所述第二类型杂质的第二杂质区，其中，所述第一杂质区设置在所述第二杂质区中。5.根据权利要求1所述的半导体器件，所述半导体器件还包括导电图案，所述导电图案设置在所述至少一个沟槽中并且联接所述第一导电层和所述第一杂质区。6.根据权利要求1所述的半导体器件，其中，在所述基板和所述第一杂质区之间的边界处形成PN结。7.根据权利要求1所述的半导体器件，其中，在所述基板和所述第一杂质区之间的边界处形成耗尽区，并且通过所述耗尽区阻挡电流从所述第一导电层流向所述基板。8.根据权利要求1所述的半导体器件，所述半导体器件还包括多个存储块，其中，分别包括在所述存储块中的所述第一杂质区彼此间隔开。9.根据权利要求1所述的半导体器件，所述半导体器件还包括多个存储块，其中，彼此相邻的所述多个存储块共享所述第一杂质区。10.根据权利要求1所述的半导体器件，所述半导体器件还包括设置在所述至少一个沟槽中的绝缘结构，其中，所述绝缘结构包括至少两个绝缘图案的相交处，并且其中，所述第一杂质区设置在所述相交处下方。11.根据权利要求1所述的半导体器件，其中，所述多个层叠结构中的每一个包括所述第一导电层以及设置在所述第一导电层上并且彼此交替层叠的第二导电层和绝缘层。12.根据权利要求11所述的半导体器件，其中，所述第一导电层是管道栅。13.根据权利要求11所述的半导体器件，其中，所述第一导电层是包含所述第一类型杂质的多晶硅层，并且其中，所述第二导电层是金属层。14.根据权利要求1所述的半导体器件，其中，所述第一类型杂质和所述第二类型杂质中的一个是n型杂质，另一个是p型杂质。15.一种半导体器件，所述半导体器件包括：第一导电层，所述第一导电层包含第一类型杂质；层叠结构，所述层叠结构包括设置在所述第一导电层上并且彼此交替层叠的第二导电层和第一绝缘层；基板，所述基板设置在所述第一导电层下方，并且包括隔离层和有源区；第一杂质区，所述第一杂质区设置在所述有源区中并且包含所述第一类型杂质；以及绝缘结构，所述绝缘结构穿过所述层叠结构并且包括至少两个绝缘图案的相交处，其中，所述第一杂质区设置在所述相交处下方。16.根据权利要求15所述的半导体器件，其中，在所述基板和所述第一杂质区之间的边界处形成PN结。17.根据权利要求15所述的半导体器件，其中，在所述基板和所述第一杂质区之间的边界处形成耗尽区，并且通过所述耗尽区阻挡电流从所述第一导电层流向所述基...

【专利技术属性】
技术研发人员：金莹做，车元孝，朴丙洙，安尚太，郑成在，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR