感测放大器和使用感测放大器的半导体存储装置制造方法及图纸

一种感测放大器包括锁存型感测单元，锁存型感测单元检测位线与取反位线之间的电压差以及在第一锁存输出节点与第二锁存输出节点之间引起电压差。感测放大器还包括第一锁存连接单元，第一锁存连接单元将所述位线电连接到所述第一锁存输出节点，以及将所述位线与所述第一锁存输出节点断开。

Sensor Amplifier and Semiconductor Storage Device Using Sensor Amplifier

【技术实现步骤摘要】
感测放大器和使用感测放大器的半导体存储装置相关申请的交叉引用本申请要求2018年3月16日向韩国知识产权局提交的编号为10-2018-0030758的韩国专利申请的优先权，其通过引用整体合并于此。
各个实施例总体而言涉及一种半导体集成电路，更具体地，涉及一种感测放大器和使用感测放大器的半导体存储装置。
技术介绍
半导体存储装置被配置成储存数据和输出储存的数据。半导体存储装置被配置成包括储存数据的存储单元。此外，半导体存储装置包括在输出储存在存储单元中的数据时感测和放大存储单元的数据的感测放大器。
技术实现思路
在一个实施例中，一种感测放大器包括锁存型感测单元，锁存型感测单元检测位线与取反位线(bitlinebar)之间的电压差以及在第一锁存输出节点与第二锁存输出节点之间引起电压差。感测放大器还包括第一锁存连接单元，第一锁存连接单元将所述位线电连接到所述第一锁存输出节点，以及将所述位线与所述第一锁存输出节点断开。在一个实施例中，一种半导体存储装置包括感测放大器，感测放大器被配置成根据锁存控制信号来检测位线的电压电平，以及被配置成放大并基本上维持位线的电压电平、或者基本上防止位线的电压电平被放大和基本上维持。半导体存储装置还包括锁存控制信号发生电路，锁存控制信号发生电路被配置成响应于列选择信号和写入信号而产生所述锁存控制信号。附图说明图1示出了根据一个实施例的半导体存储装置的配置图。图2示出了图1的感测放大器的根据一个实施例的配置图。图3示出了图1的感测放大器的根据另一个实施例的配置图。图4A示出了图1的锁存控制信号发生电路的根据一个实施例的配置图。图4B示出了图1的锁存控制信号发生电路的根据一个实施例的配置图。图5示出了根据一个实施例的半导体存储装置的时序图。具体实施方式下面通过实施例的各个示例参照附图来描述感测放大器和使用其的半导体存储装置。参见图1，根据一个实施例的半导体存储装置100可以包括存储单元10、感测放大器20、感测放大器驱动信号发生电路30、锁存控制信号发生电路40以及第一线连接开关50和第二线连接开关60。存储单元10可以储存数据，以及电连接到字线WL和位线BL。当字线WL被使能时，存储单元10可以传送数据给位线BL或者从位线BL接收数据。感测放大器20可以响应于第一感测放大器驱动信号SAP、第二感测放大器驱动信号SAN和锁存控制信号L_ctrl而感测和放大从位线BL和取反位线(bitlinebar)BLb传送来的数据。例如，当第一感测放大器驱动信号SAP和第二感测放大器驱动信号SAN被使能时，感测放大器20感测和放大位线BL与取反位线BLb之间的电压电平差。当锁存控制信号L_ctrl被禁止时，感测放大器20将放大的电压电平传送给位线BL和取反位线BLb，并基本上维持传送给位线BL和取反位线BLb的电压电平。在锁存控制信号L_ctrl的使能时段期间，感测放大器20不将放大的电压电平传送给位线BL和取反位线BLb。感测放大器驱动信号发生电路30可以响应于感测放大器使能信号SA_en而产生第一感测放大器驱动信号SAP和第二感测放大器驱动信号SAN。例如，当感测放大器使能信号SA_en被使能时，感测放大器驱动信号发生电路30使能第一感测放大器驱动信号SAP和第二感测放大器驱动信号SAN。锁存控制信号发生电路40可以响应于写入信号WT_s和列选择信号Yi_s而产生锁存控制信号L_ctrl。例如，当写入信号WT_s被禁止时，锁存控制信号发生电路40无论列选择信号Yi_s如何都禁止锁存控制信号L_ctrl。当写入信号WT_s被使能时，锁存控制信号发生电路40响应于列选择信号Yi_s而使能锁存控制信号L_ctrl。更具体地，在写入信号WT_s已经被使能的状态下，当列选择信号Yi_s被使能时，锁存控制信号发生电路40使能锁存控制信号L_ctrl。第一线连接开关50可以响应于列选择信号Yi_s而将位线BL和数据线Data_L彼此电连接或断开。例如，当列选择信号Yi_s被使能时，第一线连接开关50将位线BL和数据线Data_L彼此电连接。当列选择信号Yi_s被禁止时，第一线连接开关50将位线BL和数据线Data_L彼此断开。第一线连接开关50可以包括第一晶体管N1。第一晶体管N1经由其栅极接收列选择信号Yi_s，以及位线BL和数据线Data_L电连接到其漏极和源极。第二线连接开关60可以包括第二晶体管N2。第二线连接开关60可以响应于列选择信号Yi_s而将取反位线BLb和取反数据线(datalinebar)Datab_L彼此电连接或断开。例如，当列选择信号Yi_s被使能时，第二线连接开关60将取反位线BLb和取反数据线Datab_L彼此电连接。当列选择信号Yi_s被禁止时，第二线连接开关60将取反位线BLb和取反数据线Datab_L彼此断开。参见图2，感测放大器20可以包括第一驱动电压施加单元21、锁存型感测单元22、第二驱动电压施加单元23、第一锁存连接单元24和第二锁存连接单元25。第一驱动电压施加单元21可以响应于第一感测放大器驱动信号SAP而提供驱动电压V_dr给锁存型感测单元22。例如，当第一感测放大器驱动信号SAP被使能时，第一驱动电压施加单元21提供驱动电压V_dr给锁存型感测单元22。当第一感测放大器驱动信号SAP被禁止时，第一驱动电压施加单元21停止提供驱动电压V_dr给锁存型感测单元22。对于一个实施例，驱动电压V_dr为在半导体存储装置100中产生的内部电压，以及可以为核电压。第一驱动电压施加单元21可以包括第三晶体管N3。第三晶体管N3经由其栅极接收第一感测放大器驱动信号SAP，经由其漏极接收驱动电压V_dr以及经由其源极电连接到锁存型感测单元22。锁存型感测单元22在驱动电压V_dr和地电压VSS分别经由第一驱动电压施加单元21和第二驱动电压施加单元23而被施加时被激活。被激活的锁存型感测单元22感测和放大位线BL和取反位线BLb之间的电压电平差。当位线BL和取反位线BLb电连接到第一锁存输出节点N_A和第二锁存输出节点N_B时，锁存型感测单元22将放大的电压电平传送给位线BL和取反位线BLb，并基本上维持位线BL和取反位线BLb的电压电平。此外，当第一锁存输出节点N_A和第二锁存输出节点N_B与位线BL和取反位线BLb断开时，锁存型感测单元22不放大位线BL和取反位线BLb的电压电平。锁存型感测单元22可以包括第四晶体管到第七晶体管N4、N5、P1和P2。第四晶体管N4具有电连接到位线BL的栅极、电连接到第二锁存输出节点N_B的漏极以及电连接到第二驱动电压施加单元23的源极。第五晶体管N5具有电连接到取反位线BLb的栅极、电连接到第一锁存输出节点N_A的漏极以及电连接到第二驱动电压施加单元23的源极。第六晶体管P1具有电连接到第一锁存输出节点N_A的栅极、电连接到第一驱动电压施加单元21的源极以及电连接到第二锁存输出节点N_B的漏极。第七晶体管P2具有电连接到第二锁存输出节点N_B的栅极、电连接到第一驱动电压施加单元21的源极以及电连接到第一锁存输出节点N_A的漏极。第二驱动电压施加单元23可以响应于第二感测放大器驱动信号SAN而提供地电压VSS给锁存型感测单元22。本文档来自技高网...

【技术保护点】
1.一种感测放大器，包括：锁存型感测单元，被配置成：检测位线与取反位线之间的电压差，用于在第一锁存输出节点与第二锁存输出节点之间引起电压差；以及第一锁存连接单元，被配置成：在锁存控制信号被禁止时将所述位线电连接到所述第一锁存输出节点，以及在所述锁存控制信号被使能时将所述位线与所述第一锁存输出节点断开。

【技术特征摘要】
2018.03.16 KR 10-2018-00307581.一种感测放大器，包括：锁存型感测单元，被配置成：检测位线与取反位线之间的电压差，用于在第一锁存输出节点与第二锁存输出节点之间引起电压差；以及第一锁存连接单元，被配置成：在锁存控制信号被禁止时将所述位线电连接到所述第一锁存输出节点，以及在所述锁存控制信号被使能时将所述位线与所述第一锁存输出节点断开。2.如权利要求1所述的感测放大器，还包括：第二锁存连接单元，被配置成：在所述锁存控制信号被禁止时将所述取反位线电连接到所述第二锁存输出节点，以及在所述锁存控制信号被使能时将所述取反位线与所述第二锁存输出节点断开。3.如权利要求1所述的感测放大器，其中，所述第二锁存输出节点电连接到所述取反位线。4.如权利要求3所述的感测放大器，其中，所述锁存型感测单元包括：第一晶体管，具有电连接到所述位线的栅极以及电连接到所述第二锁存输出节点的漏极；第二晶体管，具有电连接到所述取反位线的栅极以及电连接到所述第一锁存输出节点的漏极；第三晶体管，具有电连接到所述第一锁存输出节点的栅极以及电连接到所述第二锁存输出节点的漏极；以及第四晶体管，具有电连接到所述第二锁存输出节点的栅极以及电连接到所述第一锁存输出节点的漏极。5.如权利要求4所述的感测放大器，还包括：第一驱动电压施加单元，被配置成提供驱动电压给所述第三晶体管和所述第四晶体管的各个源极；以及第二驱动电压施加单元，被配置成提供地电压给所述第一晶体管和所述第二晶体管的各个源极。6.如权利要求2所述的感测放大器，其中，所述锁存型感测单元包括：第一晶体管，具有电连接到所述位线的栅极以及电连接到所述第二锁存输出节点的漏极；第二晶体管，具有电连接到所述取反位线的栅极以及电连接到所述第一锁存输出节点的漏极；第三晶体管，具有电连接到所述第一锁存输出节点的栅极以及电连接到所述第二锁存输出节点的漏极；以及第四晶体管，具有电连接到所述第二锁存输出节点的栅极以及电连接到所述第一锁存输出节点的漏极。7.如权利要求6所述的感测放大器，还包括：第一驱动电压施加单元，被配置成提供驱动电压给所述第三晶体管和所述第四晶体管的各个源极；以及第二驱动电压施加单元，被配置成提供地电压给所述第一晶体管和所述第二晶体管的各个源极。8.一种半导体存储装置，包括：感测放大器，被配置成：在锁存控制信号被...

【专利技术属性】
技术研发人员：玉承翰，具尚铉，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR