感测放大器锁存电路和感测放大器多路复用锁存电路制造技术

本发明专利技术涉及感测放大器锁存电路和感测放大器多路复用锁存电路。本公开实施例提供了一种电路结构，其包括：由第一和第二感测放大器(SA)输出驱动的电路；第一驱动器，其具有耦合到节点且耦合到串联耦合的NMOS的对的第一PMOS，其中第一SA输出耦合到第一驱动器的第一PMOS和第一NMOS；第二驱动器，其具有耦合到节点且耦合到耦合的NMOS的对的第二PMOS，其中第二SA输出耦合到第二驱动器的第二PMOS和第二NMOS；第一和第二电源PMOS，其中第一电源PMOS耦合到第一驱动器的节点其耦合到第二电源PMOS和第二驱动器的第一NMOS，以及其中第二电源PMOS耦合到第二驱动器的节点且耦合到第一电源PMOS和第一驱动器的第二NMOS。

Sensor Amplifier Locking Circuit and Sensor Amplifier Multiplexing Locking Circuit

【技术实现步骤摘要】
感测放大器锁存电路和感测放大器多路复用锁存电路
本公开的实施例一般涉及感测(sense)放大器锁存电路和感测放大器多路复用锁存电路方案，其通过将感测放大器集成到锁存器结构中来提供存储器密度的降低。这里描述的各种实施例可以用于关于存储器制造的各种应用中，例如，SRAM和DRAM。
技术介绍
在计算机存储器中，感测放大器电路用于从存储器读取数据。感测放大器的作用是感测来自位线的低功率信号。位线由位数据组成，采用存储在存储器单元中的高/1或低/0的形式。然后，感测放大器将小电压摆幅放大到可识别的逻辑电平，使得数据能够在存储器单元外部被解释。然后，将位数据从单元的感测放大器锁存到其中可以存储位数据的缓冲器或锁存电路中。感测放大器电路和锁存电路都由晶体管构成。晶体管是实现数字和模拟电路设计的关键组件。通常，诸如MOSFET或金属氧化物半导体场效应晶体管的晶体管包括三个电端子：源极、漏极和栅极。通过向栅极端子施加不同的电压，可以晶体管的源极端子和漏极端子之间的电流流动可被切换为开或关。在晶体管的栅极端子处存在或不存在施加的电压可以被识别为晶体管的“导通”和“截止”状态。因此，晶体管可以用作各种电路设计中的切换元件，例如，通过操纵施加到每个晶体管的栅极的电压，从而影响每个晶体管的源极和漏极端子之间的电流流动。MOSFET可以制成两种互补的类型，称为p型金属氧化物半导体场效应晶体管(PMOS)和n型金属氧化物半导体(NMOS)。PMOS和NMOS的电端子处的材料的配置不同。当被选通到低输入时，PMOS晶体管将“被切换为”开，但如果选通的输入为高，则PMOS晶体管保持截止。对于NMOS晶体管则相反。如果NMOS晶体管被选通到高输入，则晶体管将“被切换为”开，但如果选通的输入为低，则晶体管将截止。这些属性允许晶体管成为例如感测放大器和锁存电路的电子数字电路中的基本组件。
技术实现思路
本专利技术的第一方面提供了一种感测放大器锁存电路，其包括：由第一和第二感测放大器输出驱动的锁存电路；第一锁存器驱动器，其具有耦合到锁存节点且耦合到串联耦合的NMOS晶体管的对的第一PMOS晶体管，其中所述第一感测放大器输出被栅极耦合到所述第一锁存器驱动器的所述第一PMOS晶体管和所述第一NMOS晶体管；第二锁存器驱动器，其具有耦合到锁存节点且耦合到串联耦合的NMOS晶体管的对的第二PMOS晶体管，其中所述第二感测放大器输出被栅极耦合到所述第二锁存器驱动器的所述第二PMOS晶体管和所述第二NMOS晶体管；第一和第二电源PMOS晶体管，其中所述第一电源PMOS晶体管的输出被耦合到所述第一锁存器驱动器的所述锁存节点且被耦合到所述第二电源PMOS晶体管和所述第二锁存器驱动器的所述第一NMOS晶体管两者的栅极，以及其中所述第二电源PMOS晶体管的输出被耦合到所述第二锁存器驱动器的所述锁存节点且被耦合到所述第一电源PMOS晶体管和所述第一锁存器驱动器的所述第二NMOS晶体管两者的栅极。本专利技术的第二方面提供了一种感测放大器锁存电路，其包括：由第一和第二感测放大器输出驱动的锁存电路；第一锁存器驱动器，其具有耦合到锁存节点且耦合到至少三个串联耦合的NMOS晶体管的PMOS晶体管，其中所述第一感测放大器输出被栅极耦合到所述第一锁存器驱动器的所述第一PMOS晶体管和所述第三NMOS晶体管；第二锁存器驱动器，其具有耦合到锁存节点且耦合到至少三个串联耦合的NMOS晶体管的第二PMOS晶体管，其中所述第二感测放大器输出被栅极耦合到所述第二锁存器驱动器的所述第二PMOS和所述第三NMOS晶体管；第一和第二电源PMOS晶体管，其中所述第一电源PMOS晶体管的输出被耦合到所述第一锁存器驱动器的所述锁存节点且被耦合到所述第二电源PMOS晶体管和所述第二锁存器驱动器的所述第一NMOS晶体管两者的栅极，以及其中所述第二电源PMOS晶体管的输出被耦合到所述第二锁存器驱动器的所述锁存节点且被耦合到所述第一电源PMOS晶体管和所述第一NMOS晶体管两者的栅极。本专利技术的第三方面提供了一种感测放大器多路复用锁存电路，其包括：由第一和第二感测放大器输出驱动的第一锁存电路；第一锁存器驱动器，其具有耦合到锁存节点且耦合到至少三个串联耦合的NMOS晶体管的PMOS晶体管，其中所述第一感测放大器输出被栅极耦合到所述第一锁存器驱动器的所述第一PMOS晶体管和所述第三NMOS晶体管；第二锁存器驱动器，其具有耦合到锁存节点且耦合到至少三个串联耦合的NMOS晶体管的第二PMOS晶体管，其中所述第二感测放大器输出被栅极耦合到所述第二锁存器驱动器的所述第二PMOS和所述第三NMOS晶体管；第一和第二电源PMOS晶体管，其中所述第一电源PMOS晶体管的输出被耦合到所述第一锁存器驱动器的所述锁存节点且被耦合到所述第二电源PMOS晶体管和所述第二锁存器驱动器的所述第一NMOS晶体管两者的栅极，以及其中所述第二电源PMOS晶体管的输出被耦合到所述第二锁存器驱动器的所述锁存节点且被耦合到所述第一电源PMOS晶体管和所述第一NMOS晶体管两者的栅极；由第三和第四感测放大器输出驱动的第二锁存电路，其中所述第三和所述第四输出中的每一个被栅极耦合到控制PMOS晶体管和串联耦合的NMOS晶体管的组中的第一NMOS晶体管，其中所述串联耦合的NMOS晶体管的组中的所述第二NMOS晶体管中的每一个被耦合到所述第一和第二锁存器的所述第二NMOS晶体管的输出，以及其中被选通到所述第三和所述第四输出的所述控制PMOS晶体管被耦合到所述第一和所述第二锁存器的所述锁存节点。附图说明从结合描述本公开的各种实施例的附图的本公开的各个方面的以下详细描述，将更容易理解本公开的这些和其他特征，其中：图1示出了常规晶体管结构的示意图。图2示出了感测放大器锁存电路的第一实施例的示意图图3示出了感测放大器锁存电路的第二实施例的示意图。图4示出了感测放大器多路复用锁存电路的示意图。具体实施方式在以下描述中，参考形成其一部分的附图，并且其中通过说明的方式示出了可以实践本教导的特定示例性实施例。足够详细地描述了这些实施例以使得本领域技术人员能够实践本教导，并且应当理解，可以使用其他实施例，并且可以在不脱离本教导的范围的情况下进行改变。因此，以下描述仅是说明性的。以下描述描述了感测放大器锁存电路和感测放大器多路复用锁存电路的各种实施例。感测放大器锁存电路和感测放大器多路复用锁存电路包括集成到锁存电路中的感测放大器。感测放大器和锁存电路都包括用作逻辑开关门的PMOS和NMOS晶体管，该逻辑开关门允许从存储器单元或存储的/锁存的数据的位中感测存储器值0或1。本申请中描述的集成的实施例允许比常规技术中使用的电流感测放大器、锁存器和复用器减小30％的尺寸，并且适用于高性能和高密度静态随机存取存储器(SRAM)。参照图1，常规晶体管12被描绘为示例以强调相对于本公开的实施例以及其中包括的晶体管元件的结构和操作差异。常规晶体管12可以例如通过常规的制造技术制造，其可以在体硅衬底上操作。因此，常规晶体管12可以形成在包括例如一种或多种半导体材料的衬底20中。衬底20可包括任何目前已知或以后开发的半导体材料，其可包括但不限于硅、锗、碳化硅、以及基本上由一种或多种III-V族化合物本文档来自技高网...

【技术保护点】
1.一种感测放大器锁存电路，包括：锁存电路，其由第一和第二感测放大器输出驱动；第一锁存器驱动器，其具有耦合到锁存节点且耦合到串联耦合的NMOS晶体管的对的第一PMOS晶体管，其中所述第一感测放大器输出被栅极耦合到所述第一锁存器驱动器的所述第一PMOS晶体管和所述第一NMOS晶体管；第二锁存器驱动器，其具有耦合到锁存节点且耦合到串联耦合的NMOS晶体管的对的第二PMOS晶体管，其中所述第二感测放大器输出被栅极耦合到所述第二锁存器驱动器的所述第二PMOS晶体管和所述第二NMOS晶体管；第一和第二电源PMOS晶体管，其中所述第一电源PMOS晶体管的输出被耦合到所述第一锁存器驱动器的所述锁存节点且被耦合到所述第二电源PMOS晶体管和所述第二锁存器驱动器的所述第一NMOS晶体管两者的栅极，以及其中所述第二电源PMOS晶体管的输出被耦合到所述第二锁存器驱动器的所述锁存节点且被耦合到所述第一电源PMOS晶体管和所述第一锁存器驱动器的所述第二NMOS晶体管两者的栅极。

【技术特征摘要】
2018.02.13 US 15/8950011.一种感测放大器锁存电路，包括：锁存电路，其由第一和第二感测放大器输出驱动；第一锁存器驱动器，其具有耦合到锁存节点且耦合到串联耦合的NMOS晶体管的对的第一PMOS晶体管，其中所述第一感测放大器输出被栅极耦合到所述第一锁存器驱动器的所述第一PMOS晶体管和所述第一NMOS晶体管；第二锁存器驱动器，其具有耦合到锁存节点且耦合到串联耦合的NMOS晶体管的对的第二PMOS晶体管，其中所述第二感测放大器输出被栅极耦合到所述第二锁存器驱动器的所述第二PMOS晶体管和所述第二NMOS晶体管；第一和第二电源PMOS晶体管，其中所述第一电源PMOS晶体管的输出被耦合到所述第一锁存器驱动器的所述锁存节点且被耦合到所述第二电源PMOS晶体管和所述第二锁存器驱动器的所述第一NMOS晶体管两者的栅极，以及其中所述第二电源PMOS晶体管的输出被耦合到所述第二锁存器驱动器的所述锁存节点且被耦合到所述第一电源PMOS晶体管和所述第一锁存器驱动器的所述第二NMOS晶体管两者的栅极。2.根据权利要求1所述的感测放大器锁存电路，其中第一选通锁存器的输出被耦合到所述第一和第二PMOS晶体管。3.根据权利要求2所述的感测放大器锁存电路，其中所述第一选通锁存器被选通到第一输入信号SETN并被连接到第一电压源。4.根据权利要求1所述的感测放大器锁存电路，其中所述感测放大器还包括第一组初始输入。5.根据权利要求1所述的感测放大器锁存电路，其中所述感测放大器还包括具有第一感测启用输入信号的感测选通晶体管。6.根据权利要求1所述的感测放大器锁存电路，还包括耦合到所述第二锁存器驱动器的所述锁存节点的输出节点。7.一种感测放大器锁存电路，包括：锁存电路，其由第一和第二感测放大器输出驱动；第一锁存器驱动器，其具有耦合到锁存节点且耦合到至少三个串联耦合的NMOS晶体管的第一PMOS晶体管，其中所述第一感测放大器输出被栅极耦合到所述第一锁存器驱动器的所述第一PMOS晶体管和所述第三NMOS晶体管；第二锁存器驱动器，其具有耦合到锁存节点且耦合到至少三个串联耦合的NMOS晶体管的第二PMOS晶体管，其中所述第二感测放大器输出被栅极耦合到所述第二锁存器驱动器的所述第二PMOS和所述第三NMOS晶体管；第一和第二电源PMOS晶体管，其中所述第一电源PMOS晶体管的输出被耦合到所述第一锁存器驱动器的所述锁存节点且被耦合到所述第二电源PMOS晶体管和所述第二锁存器驱动器的所述第一NMOS晶体管两者的栅极，以及其中所述第二电源PMOS晶体管的输出被耦合到所述第二锁存器驱动器的所述锁存节点且被耦合到所述第一电源PMOS晶体管和所述第一NMOS晶体管两者的栅极。8.根据权利要求7所述的感测放大器锁存电路，其中第一选通锁存器的输出被耦合到所述第一和第二PMOS晶体管。9.根据权利要求8所述的感测放大器锁存电路，其中所述第一选通锁存器被选通到第一输入信...

【专利技术属性】
技术研发人员：V·布林格维加拉加万，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY