电子器件制造技术

本公开的实施例提供了一种电子器件，包括：第一MOS晶体管，具有通过沟道形成区彼此分离的源极区和漏极区；在所述沟道形成区之上的第一栅极；其中所述漏极区包括延伸区；以及在所述延伸区之上的第二栅极，其中所述第二栅极连接到所述第一栅极。

Electronic device

【技术实现步骤摘要】
电子器件
本公开涉及电子器件，并且更具体地涉及防止静电放电(ESD)的电子器件。
技术介绍
连接在施加有电压的两个端子之间的电子部件可能被两个端子之一上的静电放电损坏，这种放电由于两个端子之间的脉冲电压差而引起电流脉冲。为了保护电子部件免受这种放电的影响，电子保护装置连接在两个端子之间，与待保护的部件并联。因此，在静电放电中，电流脉冲穿过电子保护装置，这使得能够保护电子部件。期望具有一种能够防止静电放电的电子器件，其克服了现有器件的至少一些缺点。
技术实现思路
本公开的目的是提供一种电子器件，以至少部分地解决现有技术中存在的上述问题。根据本公开的一个方面，提供了一种电子器件，包括：第一MOS晶体管，具有通过沟道形成区彼此分离的源极区和漏极区；在所述沟道形成区之上的第一栅极；其中所述漏极区包括延伸区；以及在所述延伸区之上的第二栅极，其中所述第二栅极连接到所述第一栅极。在一个实施例中，所述漏极区和所述源极区分别被耦合到施加有电压的第一端子和第二端子，并且所述电子器件还包括电阻元件，所述电阻元件具有被耦合到所述第二端子的第一端子并且具有被耦合到所述第一栅极的第二端子。在一个实施例中，所述电阻元件的第二端子进一步被耦合到所述沟道形成区。在一个实施例中，所述漏极区和所述延伸区在所述第二栅极下方通过分离区彼此分离。在一个实施例中，所述分离区是以下之一：非掺杂的，或者掺杂有与所述漏极区的导电类型相反的导电类型。在一个实施例中，所述漏极区和所述延伸区包括从所述分离区的相对侧延伸的两个部分。在一个实施例中，所述漏极区和所述延伸区的所述两个部分被耦合在一起。在一个实施例中，所述分离区和所述沟道形成区被耦合在一起。在一个实施例中，所述第一MOS晶体管的所述漏极区、所述延伸区和所述源极区掺杂有第一导电类型，所述沟道形成区是以下之一：非掺杂的，或者掺杂有与所述第一导电类型相反的第二导电类型。在一个实施例中，所述源极区、所述漏极区和所述沟道形成区均在位于绝缘层上的半导体层中延伸。在一个实施例中，所述第二栅极位于所述延伸区的仅一部分之上。在一个实施例中，所述电子器件还包括与所述第一MOS晶体管并联连接的第二MOS晶体管。在一个实施例中，所述第二MOS晶体管的漏极区和源极区以及栅极分别被耦合到所述第一MOS晶体管的所述漏极区、所述源极区以及所述第一栅极和所述第二栅极。在一个实施例中，所述第二MOS晶体管的本体区被耦合到所述第一MOS晶体管的本体区。根据本公开的另一方面，提供了一种电子器件，包括：MOS晶体管，具有源极区、漏极区和位于所述源极区与所述漏极区之间的沟道形成区；其中所述漏极区包括第一漏极部分和第二漏极部分，所述第一漏极部分与所述沟道形成区相邻，并且所述第二漏极部分通过所述第一漏极部分与所述沟道形成区分离；在所述沟道形成区之上延伸的第一栅极；以及在所述第二漏极部分之上延伸的第二栅极；其中所述第二栅极电连接到所述第一栅极。在一个实施例中，所述第一栅极和所述第二栅极电连接到由所述沟道形成区形成的本体区。在一个实施例中，所述源极区电耦合到第一电源节点，并且所述第一漏极区和所述第二漏极区电耦合到第二电源节点。在一个实施例中，所述电子器件还包括电阻器，所述电阻器具有电耦合到所述第一栅极和所述第二栅极的第一端子以及电耦合到所述第一电源节点的第二端子。根据本公开的又一方面，提供了一种电子器件，包括：MOS晶体管，具有掺杂有第一导电类型的源极区、掺杂有所述第一导电类型的漏极区、位于所述源极区与所述漏极区之间的沟道形成区、掺杂有所述第一导电类型的延伸漏极区、以及位于所述延伸漏极区源极与所述漏极区之间的分离区；在所述沟道形成区之上延伸的第一栅极；以及在所述分离区之上延伸的第二栅极；其中所述第二栅极电连接到所述第一栅极。在一个实施例中，所述沟道形成区和所述分离区掺杂有与所述第一导电类型相反的第二导电类型。在一个实施例中，所述第一栅极和所述第二栅极电连接到由所述沟道形成区形成的第一本体区。在一个实施例中，所述第一栅极和所述第二栅极电连接到由所述分离区形成的第二本体区。在一个实施例中，所述源极区电耦合到第一电源节点，并且所述漏极区和所述延伸漏极区电耦合到第二电源节点。在一个实施例中，所述电子器件还包括电阻器，所述电阻器具有电耦合到所述第一栅极和所述第二栅极的第一端子以及电耦合到所述第一电源节点的第二端子。一个实施例提供了一种电子器件，包括MOS晶体管，该MOS晶体管具有通过顶部具有第一栅极的沟道形成区彼此分离的源极区和漏极区，漏极区包括顶部具有连接到第一栅极的第二栅极的延伸部。根据一个实施例，漏极区和源极区分别耦合到施加有电压的第一端子和第二端子，该器件还包括电阻元件，该电阻元件具有耦合到施加有电压的第二端子的第一端子并且具有耦合到第一栅极的第二端子。根据一个实施例，电阻元件的第二端子进一步被耦合到沟道形成区。根据一个实施例，漏极区及其延伸部在第二栅极下方被分离区中断。根据一个实施例，分离区是非掺杂的或者掺杂有与漏极区的导电类型相反的导电类型。根据一个实施例，漏极区及其延伸部包括从分离区的相对侧延伸的两个部分。根据一个实施例，漏极区及其延伸部的两个部分被耦合在一起。根据一个实施例，分离区和沟道形成区被耦合在一起。根据一个实施例，MOS晶体管的漏极区、漏极区的延伸部和源极区掺杂有第一导电类型，沟道形成区是非掺杂的或者掺杂有与第一导电类型相反的第二导电类型。根据一个实施例，源极区、漏极区和沟道形成区在位于绝缘层上的半导体层中延伸。根据一个实施例，延伸部的仅一部分顶部具有第二栅极。根据一个实施例，该器件还包括与上述MOS晶体管并联连接的至少另一MOS晶体管。根据一个实施例，每个其他MOS晶体管的漏极区和源极区以及栅极分别被耦合到包括第二栅极的MOS晶体管的漏极区和源极区以及栅极。根据一个实施例，每个其他MOS晶体管的本体区被耦合到包括第二栅极的MOS晶体管的本体区。根据本公开的实施例的电子器件能够保护电子部件免受静电放电的影响。附图说明将在下面结合附图对特定实施例的非限制性描述中详细讨论前述和其他特征和优点，在附图中：图1A、1B和1C示意性地示出了防止静电放电的电子器件的实施例；图2A、2B和2C示意性地示出了图1A至1C的器件的替代实施例；图3A、3B和3C示意性地示出了图1A、1B和1C的器件的另一替代实施例；图4A、4B和4C示意性地示出了防止静电放电的器件的另一实施例；图5示出了电流相对于电压的曲线，其示出了图2A-2C和3A-3C的器件的操作；以及图6示意性地示出了防止静电放电的器件的实施例。具体实施方式在各个附图中，相同的元件用相同的附图标记表示，并且各个附图未按比例绘制。为清楚起见，仅示出了并且详细描述了对理解所描述的实施例有用的那些步骤和元件。虽然已经描述了待保护的部件和防止静电放电的器件并联连接在施加有电源电压的两个端子之间的情况，但是这两个端子也可以对应于旨在接收该部件的输入电压的该部件的两个输入端子，或者对应于旨在提供该部件的输出电压的该部件的两个输出端子。在以下描述中，当提及限定绝对位置的术语(诸如术语“前”、“后”、“顶部”、“底部”、“左”、“右”等)或者限定相对位置的术语(诸如术语“上方”、“下方”、“上部”、本文档来自技高网...

【技术保护点】
1.一种电子器件，其特征在于，包括：第一MOS晶体管，具有通过沟道形成区彼此分离的源极区和漏极区；在所述沟道形成区之上的第一栅极；其中所述漏极区包括延伸区；以及在所述延伸区之上的第二栅极，其中所述第二栅极连接到所述第一栅极。

【技术特征摘要】
2017.12.13 FR 17620781.一种电子器件，其特征在于，包括：第一MOS晶体管，具有通过沟道形成区彼此分离的源极区和漏极区；在所述沟道形成区之上的第一栅极；其中所述漏极区包括延伸区；以及在所述延伸区之上的第二栅极，其中所述第二栅极连接到所述第一栅极。2.根据权利要求1所述的电子器件，其特征在于，所述漏极区和所述源极区分别被耦合到施加有电压的第一端子和第二端子，并且所述电子器件还包括电阻元件，所述电阻元件具有被耦合到所述第二端子的第一端子并且具有被耦合到所述第一栅极的第二端子。3.根据权利要求2所述的电子器件，其特征在于，所述电阻元件的第二端子进一步被耦合到所述沟道形成区。4.根据权利要求1所述的电子器件，其特征在于，所述漏极区和所述延伸区在所述第二栅极下方通过分离区彼此分离。5.根据权利要求4所述的电子器件，其特征在于，所述分离区是以下之一：非掺杂的，或者掺杂有与所述漏极区的导电类型相反的导电类型。6.根据权利要求4所述的电子器件，其特征在于，所述漏极区和所述延伸区包括从所述分离区的相对侧延伸的两个部分。7.根据权利要求6所述的电子器件，其特征在于，所述漏极区和所述延伸区的所述两个部分被耦合在一起。8.根据权利要求4所述的电子器件，其特征在于，所述分离区和所述沟道形成区被耦合在一起。9.根据权利要求1所述的电子器件，其特征在于，所述第一MOS晶体管的所述漏极区、所述延伸区和所述源极区掺杂有第一导电类型，所述沟道形成区是以下之一：非掺杂的，或者掺杂有与所述第一导电类型相反的第二导电类型。10.根据权利要求1所述的电子器件，其特征在于，所述源极区、所述漏极区和所述沟道形成区均在位于绝缘层上的半导体层中延伸。11.根据权利要求1所述的电子器件，其特征在于，所述第二栅极位于所述延伸区的仅一部分之上。12.根据权利要求1所述的电子器件，其特征在于，还包括与所述第一MOS晶体管并联连接的第二MOS晶体管。13.根据权利要求12所述的电子器件，其特征在于，所述第二MOS晶体管的漏极区和源极区以及栅极分别被耦合到所述第一MOS晶体管的所述漏极区、所述源极区以及所述第一栅极和所述第二栅极。14.根据权利要求13所述...

【专利技术属性】
技术研发人员：P·加利，L·德孔蒂，
申请(专利权)人：意法半导体有限公司，
类型：新型
国别省市：法国,FR