【技术实现步骤摘要】
【国外来华专利技术】具有沉积的半导体插塞的三维存储器件及其形成方法
技术介绍
本公开的实施例涉及三维(3D)存储器件及其制造方法。通过改进工艺技术、电路设计、程序设计算法和制造工艺使平面存储单元缩小到了更小的尺寸。然而,随着存储单元的特征尺寸接近下限,平面加工和制造技术变得更具挑战性,而且成本更加高昂。结果,平面存储单元的存储密度接近上限。3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储器阵列以及外围器件,所述外围器件用于控制至存储器阵列的信号以及控制来自存储器阵列的信号。
技术实现思路
文中公开了具有沉积的半导体插塞的3D存储器件及其形成方法的实施例。在一个示例中,一种3D存储器件包括衬底、存储叠层和存储器串。所述存储叠层包括所述衬底上的多个交错导体层和电介质层。所述存储器串垂直延伸穿过存储叠层。所述多个交错导体层和电介质层的底部导体层可以与所述存储器串相交并与之接触。在另一示例中,一种3D存储器件包括衬底、存储堆叠体和存储器串。所述存储堆叠体包括所述衬底之上的多个存储叠层,每一存储叠层包括多个交错导体层和电介质层。所述存储器串包括垂直延伸穿过所述存储堆叠体的多个存储器子串,每一存储叠层具有各自的存储器子串。所述多个交错导体层和电介质层的底部导体层可以与所述存储器串相交并与之接触。在又一示例中,一种用于形成3D存储器件的方法包括下述操作。首先,在衬底之上形成底部牺牲层。在底部牺牲层之上形成具有多个交错牺牲层和电介质层的电介质叠层。然后,形成延伸穿过所述电介质叠层和底部牺牲层并接触所述衬底的存储器串。形成延伸穿过电介质叠层和底部牺牲层以接触衬底的支撑柱。此外,在所述电 ...
【技术保护点】
1.一种三维(3D)存储器件,包括:衬底;存储叠层,所述存储叠层包括所述衬底上的多个交错导体层和电介质层;以及存储器串,所述存储器串垂直延伸穿过所述存储叠层,其中,所述多个交错导体层和电介质层的底部导体层与所述存储器串相交并与之接触。
【技术特征摘要】
【国外来华专利技术】1.一种三维(3D)存储器件,包括:衬底;存储叠层,所述存储叠层包括所述衬底上的多个交错导体层和电介质层;以及存储器串,所述存储器串垂直延伸穿过所述存储叠层,其中,所述多个交错导体层和电介质层的底部导体层与所述存储器串相交并与之接触。2.根据权利要求1所述的3D存储器件,其中,所述存储器串包括在所述存储器串的下部连接至所述衬底的半导体插塞。3.根据权利要求2所述的3D存储器件,其中,所述半导体插塞的顶表面低于所述底部导体层的顶表面。4.根据权利要求3所述的3D存储器件,其中,所述半导体插塞是沉积的多晶硅插塞。5.根据权利要求2-4中的任一项所述的3D存储器件,其中,所述存储器串包括沿所述存储器串的侧壁的半导体沟道,所述半导体沟道沿所述存储器串延伸,以接触所述半导体插塞。6.根据权利要求2-5中的任一项所述的3D存储器件,还包括位于所述存储叠层和所述衬底之间的底部电介质层,其中,所述半导体插塞位于所述底部电介质层中,并且所述底部电介质层具有处于大约10nm到大约50nm的范围内的厚度。7.根据权利要求6所述的3D存储器件,还包括延伸穿过所述存储叠层和所述底部电介质层以接触所述衬底的支撑柱。8.根据权利要求7所述的3D存储器件,其中,所述支撑柱的横向直径小于所述存储器串的横向直径,并且利用氧化硅填充所述支撑柱。9.根据权利要求1-8中的任一项所述的3D存储器件,还包括穿过所述存储叠层延伸到所述衬底中的源极结构,其中,所述源极结构包括所述衬底中的掺杂半导体区、所述掺杂半导体区和所述多个导体层之上的绝缘结构、以及所述绝缘结构中的源极导体,所述源极导体与所述掺杂半导体区电连接并且通过所述绝缘结构与所述多个导体层绝缘。10.一种三维(3D)存储器件,包括:衬底;存储堆叠体,所述存储堆叠体包括所述衬底之上的多个存储叠层,每个存储叠层包括多个交错导体层和电介质层;以及存储器串,所述存储器串具有垂直延伸穿过所述存储堆叠体的多个存储器子串,每个存储叠层具有各自的存储器子串,其中,所述多个交错导体层和电介质层的底部导体层与所述存储器串相交并与之接触。11.根据权利要求10所述的3D存储器件,其中,所述存储器串包括在所述存储器串的下部连接至所述衬底的半导体插塞。12.根据权利要求11所述的3D存储器件,其中,所述半导体插塞的顶表面低于所述底部导体层的顶表面。13.根据权利要求12所述的3D存储器件,其中,所述半导体插塞包括沉积的多晶硅插塞。14.根据权利要求11-13中的任一项所述的3D存储器件,其中,所述存储器串包括沿所述存储器串的侧壁的半导体沟道,所述半导体沟道沿所述存储器串延伸,以接触所述半导体插塞。15.根据权利要求11-14中的任一项所述的3D存储器件,还包括位于所述存储堆叠体和所述衬底之间的底部电介质层,其中,所述半导体插塞位于所述底部电介质层中,并且所述底部电介质层具有处于大约10nm到大约50nm的范围内的厚度。16.根据权利要求10-15中的任一项所述的3D存储器件,其中,相邻存储叠层的存储器子串沿所述存储器串的延伸方向彼此对准并且通过沟道插塞连接,所述沟道插塞包括导电材料。17.根据权利要求15或16所述的3D存储器件,还包括穿过所述存储堆叠体和所述底部电介质层延伸到所述衬底中的源极结构,其中,所述源极结构包括所述衬底中的掺杂半导体区、所述掺杂半导体区和所述多个导体层之上的绝缘结构、以及所述绝缘结构中的源极导体,所述源极导体与所述掺杂半导体区电连接并且通过所述绝缘结构与所述多个导体层绝缘。18.一种用于形成三维(3D)存储器件的方法,包括:在衬底之上形成底部牺牲层;在所述底部牺牲层之上形成包括多个交错牺牲层和电介质层的电介质叠层;形成延伸穿过所述电介质叠层和所述底部牺牲层并且接触所述衬底的存储器串;形成延伸穿过所述电介质叠层和所述底部牺牲层以接触所述衬底的支撑柱;在所述电介质叠层和所述衬底之间利用底部电介质层替代所述底部牺牲层;以及形成穿过所述电介质叠层延伸到所述衬底中的源极结构。19.根据权利要求18所述的方法,其中,形成所述底部牺牲层包括在所述衬底上的所述电介质叠层之上沉积一层蚀刻停止材料,所述蚀刻停止材料不同于所述多个牺牲层的材料。20.根据权利要求19所述的方法,其中,沉积所述一层蚀刻停止材料包括沉积钨、钴、铝或铜中的至少其中之一。21.根据权利要求18-20中的任一项所述的方法,其中,形成所述存储器串包括:形成延伸穿过所述电介质叠层从而露出所述底部牺牲层的开口;在所述开口的下部形成半导体插塞,所述半导体插塞延伸穿过所述底部牺牲层并且接触所述衬底;形成沿所述开口的侧壁延伸并且接触所述半导体插塞的半导体沟道;以及在所述半导体沟道之上形成与所述半导体沟道接触的沟道插塞。22.根据权利要求21所述的方法,其中,形成所述半导体插塞以及形成所述半导体沟道包括:在所述开口的侧壁之上依次沉积阻挡材料层、存储材料层、隧穿材料层和半导体材料层;在所述存储材料层、所述隧穿材料层和所述半导体材料层之下形成穿过所述底部牺牲层从而露出所述衬底的插塞开口;在所述半导体材料层之上形成另一半导体材料层,以填充所述插塞开口;沉积电介质芯材料,以填充所述开口;对所述电介质叠层进行平坦化,以去除所述电介质芯材料层、所述半导体材料层、所述隧穿材料层和所述存储材料层的顶部部分;去除所述电介质芯材料层、所述半导体材料层、所述隧穿材料层和所述存储材料层的上部,从而在所述电介质芯材料层、所述半导体材料层、所述隧穿材料层和所述存储材料层之上形成沟道插塞开口;沉积导电材料层,以填充所述沟道插塞开口,从而分别形成电介质芯、半导体层、隧穿层、存储层和阻挡层;以及对所述的导电材料层进行平坦化,以形成所述沟道插塞。23.根据权利要求22所述的方法,其中,形成所述插塞开口包括:形成穿过所述阻挡材料层、所述存储材料层、所述隧穿材料层和所述半导体材料层从而露出所述底部牺牲层的初始插塞开口,所述初始插塞开口的横向尺寸小于所述插塞开口的横向尺寸;以及通过扩大所述初始插塞开口而去除所述阻挡材料层、所述存储材料层、所述隧穿材料层和所述半导体材料层的下部以及所述底部牺牲层的部分,以露出所述衬底,使得所述插塞开口位于所述存储材料层、所述隧穿材料层和所述半导体材料层之下并且露出所述衬底。24.根据权利要求23所述的方法,其中,形成所述初始插塞开口包括执行干法蚀刻工艺,以去除所述阻挡材料层、所述存储材料层、所述隧穿材料层和所述半导体材料层的部分从而露出所述底部牺牲层;以及扩大所述初始...
【专利技术属性】
技术研发人员:肖莉红,
申请(专利权)人:长江存储科技有限责任公司,
类型:发明
国别省市:湖北,42
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