一种半导体结构制造技术

本实用新型专利技术提供一种半导体结构，其特征在于，包括：衬底；孔洞或沟槽，位于所述衬底上，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部；氮化钨层，覆盖在所述孔洞或沟槽的侧壁上部、侧壁下部和底部，所述孔洞或沟槽的侧壁上部、侧壁下部和底部上的氮化钨的厚度均相同；金属层，覆盖所述氮化钨层并填满所述孔洞或沟槽。本实用新型专利技术的阻挡层阶梯覆盖性优异，使得金属能够充分填满孔洞或沟槽从而避免产生孔洞，同时沉积的阻挡层厚度适当且致密，具有良好的附着力和优异的阻挡性能，且具有低接触电阻，能够提高产品良率，降低生产成本。

A Semiconductor Structure

【技术实现步骤摘要】
一种半导体结构
本技术涉及半导体领域，特别涉及一种半导体结构。
技术介绍
当前，随着半导体广泛地适用于计算机、移动电话等数字产品，半导体产品的制造工艺也受到了广泛地关注。在现有的半导体的制造工艺中，可以采用化学气相沉积(ChemicalVaporDeposition：CVD)工艺或者使用物理气相沉积(PhysicalVaporDeposition：PVD)工艺来制造半导体。由于物理气相沉积工艺具有例如可选薄膜材料广泛、沉积进行温度相对较低、结合能力优异等优点，因此物理气相沉积工艺在多数半导体的制造工艺中成为必不可少的工艺。随着近来半导体器件越来越朝向小型方向发展，半导体的尺寸也随之变小，而且对半导体性能的要求也越来越严格，尤其在半导体产品的重要部位的尺寸缩小至30nm以下的情况下，很难在接触孔、通孔等填充钨。深宽比的增大可能导致在器件特征中产生钨空隙或接缝，导致芯片的产量降低和性能下降。在使用常规的沉积钨互连结构中，需要钛/氮化钛作为阻挡层，但是物理气相沉积形成的氮化钛阶梯覆盖性差，在接触孔、通孔的侧壁上部沉积的阻挡层厚度比侧壁下部厚，导致后续钨填充不良，形成空洞或缝隙，降低产品良率和可靠性。需要说明的是，在上述
技术介绍
部分公开的信息仅是为了便于对本技术的
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的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
鉴于上述现有技术中存在的问题，本技术的一个目的在于，提供一种具有良好的阶梯覆盖性的阻挡层、防止钨填充不良、提高产品良率和可靠性的半导体结构及其制造方法。为了实现上述目的，本技术提供一种半导体结构的制造方法，所述半导体结构的制造方法包括：提供衬底；在所述衬底上形成孔洞或沟槽，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部；在所述孔洞或沟槽的侧壁上部、侧壁下部和底部上形成氮化钨层，所述侧壁上部、侧壁下部和底部形成的氮化钨厚度均相同；在所述氮化钨层上沉积金属层并填满所述孔洞或沟槽。可选地，所述半导体结构的制造方法在所述衬底上形成孔洞或沟槽之前，在所述衬底中形成金属连线层，所述孔洞或沟槽位于所述金属连线层上部并使所述金属连线层至少部分露出。可选地，还包括等离子处理步骤，在所述衬底上沉积氮化钨层之前使用气体去除与所述孔洞或沟槽相连部分的金属连线层表面的金属氧化膜。可选地，所述衬底中形成的金属连线层为铜连线层，等离子处理步骤中去除的所述金属氧化膜为氧化铜，所述氮化钨层上沉积的金属层为钨层。可选地，所述等离子处理步骤中使用的气体为Ar或H2。可选地，采用脉冲成核层氮化钨沉积工艺来沉积所述氮化钨层。可选地，所述脉冲成核层氮化钨沉积工艺包括层积循环，在所述层积循环中使所述衬底依次暴露于B2H6、WF6、NH3气体。可选地，所述脉冲成核层氮化钨沉积工艺中注入载气。可选地，所述脉冲成核层氮化钨沉积工艺中采用的温度为200至400℃，沉积的氮化钨层的厚度为110埃以下。为了实现上述目的，本技术还提供一种半导体结构，其特征在于，包括：衬底；孔洞或沟槽，位于所述衬底上，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部；脉冲成核层氮化钨沉积工艺形成的氮化钨层，覆盖在所述孔洞或沟槽的侧壁上部、侧壁下部和底部，所述孔洞或沟槽的侧壁上部、侧壁下部和底部上的氮化钨的厚度均相同；金属层，覆盖所述氮化钨层并填满所述孔洞或沟槽。可选地，所述孔洞或沟槽的深宽比为2以上，所述氮化钨层的厚度为110埃以下。可选地，金属连线层，位于所述衬底中及所述孔洞或沟槽下部并使所述金属连线层至少部分露出。可选地，所述金属连线层为铜连线层，所述金属层为钨层。本技术提供的半导体结构及其制造方法带来如下有益效果：采用脉冲成核层氮化钨沉积工艺制备的阻挡层阶梯覆盖性优异，使得钨能够充分填满孔洞或沟槽，从而避免了产生空洞或缝隙；并且沉积的阻挡层具有良好的附着力和优异的阻隔性能，且具有低接触电阻；提高了产品的良率和可靠性，降低了生产成本。附图说明图1是用于说明现有技术的半导体结构的孔洞或沟槽的填充结构的剖视图。图2是用于说明现有技术的半导体结构的孔洞或沟槽的填充结构的另一剖视图。图3是用于说明根据本实施方式的半导体结构的孔洞或沟槽的填充结构的剖视图。图4是用于说明根据本实施方式的半导体结构的互连接触电阻特性的图。图5是用于说明根据本实施方式的脉冲成核层氮化钨沉积工艺的示意图。1：金属连线层2：衬底3：钛层4：氮化钛层5：钨层6：间隙7：空洞13：氮化钨层14：金属层将此处的附图并入说明书来构成本说明书的一部分，附图中表示了与本技术相符的实施例，而且同说明书一并用来解释本技术。明显地，本技术在以下进行说明的附图仅仅是本技术的一部分实施例，对于本
的普通技术人员而言，可以根据这些附图在并不需要付出创造性劳动的情况下还能够获得其他的附图。具体实施方式下面将根据附图更具体地说明本技术的实施方式。显然，本技术的实施方式能够通过各式各样的实施方式来实施，因此本技术不应被解释为限定于以下说明的实施方式；另外，通过以下这些实施方式的说明能够使本技术更加全面和完整，而且能够使本
的普通技术人员更加充分且清楚地理解本技术的实施方式的构思。能够在一个或多个实施方式中任意组合所说明的特征、结构或特性。在以下的说明中，提供多个具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、元件、装置、步骤等。此外，本技术所附附图仅为示意性图解，而并非一定是严格按照比例绘制的附图。对图中相同的部分标注相同或类似的附图标记，并将对这些附图标记不会进行重复说明。图1是用于说明现有技术的半导体结构的孔洞或沟槽的填充结构的剖视图。另外，图2是用于说明现有技术的半导体结构的孔洞或沟槽的填充结构的另一剖视图。现有技术的半导体结构包括金属连线层1和衬底层2。所述衬底层2中形成孔洞或沟槽，采用物理气相沉积工艺(PVD)或化学气相沉积工艺(CVD)在所述孔洞或沟槽的底部及侧壁形成有钛层3和氮化钛层4的阻挡层，并采用采用物理气相沉积工艺(PVD)或化学气相沉积工艺(CVD)填充钨层5于所述孔洞或沟槽中。但是，由于氮化钛阶梯覆盖性差，导致氮化钛在侧壁上部的厚度大于侧壁下部的厚度，如图1、图2所示，进而导致之后的钨层5不能完全填充所述孔洞或沟槽，因此在所述孔洞或沟槽中形成空隙6或空洞7。图3是用于说明根据本实施方式的半导体结构中的孔洞或沟槽的填充结构的剖视图。以下，根据图3说明本技术的一实施方式的半导体结构的制造方法。本技术提供一种半导体结构的制造方法，其特征在于，所述半导体结构的制造方法包括：提供衬底2；在所述衬底2上形成孔洞或沟槽，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部；在所述孔洞或沟槽的侧壁上部、侧壁下部和底部上形成氮化钨层13，所述侧壁上部、侧壁下部和底部形成的氮化钨厚度均相同；在所述氮化钨层13上沉积金属层14并填满所述孔洞或沟槽。所述衬底2可以是氧化硅、氮化硅、Low-k介电层、硼磷硅玻璃等中的任一种或组合，但并不局限于此。在一示例中，所述衬底2还包括晶圆，所述晶圆上的半导体器件，所述晶圆可以本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：衬底；孔洞或沟槽，位于所述衬底上，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部；氮化钨层，覆盖在所述孔洞或沟槽的侧壁上部、侧壁下部和底部，所述孔洞或沟槽的侧壁上部、侧壁下部和底部上的氮化钨的厚度均相同；金属层，覆盖所述氮化钨层并填满所述孔洞或沟槽。

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；孔洞或沟槽，位于所述衬底上，所述孔洞或沟槽具有侧壁上部、侧壁下部和底部；氮化钨层，覆盖在所述孔洞或沟槽的侧壁上部、侧壁下部和底部，所述孔洞或沟槽的侧壁上部、侧壁下部和底部上的氮化钨的厚度均相同；金属层，覆盖所述氮化钨层并填满所述孔洞或沟槽。2.根据权利要求1所述的半...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34