集成电路存储器制造技术

本实用新型专利技术提供了一种集成电路存储器，通过在对应同一有源区的两条字线之间的沟槽隔离结构中形成绝缘结构，且所述绝缘结构的材料的介电常数小于所述沟槽隔离结构的材料的介电常数，从而减小了对应同一有源区的两条所述字线之间的寄生电容，提高了集成电路存储器的性能和稳定性。

【技术实现步骤摘要】
集成电路存储器
本技术涉及半导体制造领域，尤其涉及一种集成电路存储器。
技术介绍
现有的集成电路存储器芯片通常包括若干个存取晶体管，为了缩小集成电路存储器的面积以达到最大的集成化，通常采用沟槽型的晶体管结构，且可以在一个有源区中制作两个共用漏极的晶体管以进一步缩小面积且降低生产成本。但是这样一来，两个晶体管之间的距离非常近，其字线之间会产生较大的寄生电容，影响器件的性能和稳定性。
技术实现思路
本技术的目的在于提供一种集成电路存储器，通过减小对应同一有源区的两个字线之间的电介质的介电常数来降低这两个字线之间的寄生电容，从而改善器件的性能和稳定性。为了达到上述目的，本技术提供了一种集成电路存储器，其特征在于，所述集成电路存储器包括：衬底，所述衬底中形成有若干沟槽隔离结构，所述沟槽隔离结构定义出多个有源区，多条平行排布的字线，形成于所述衬底中，并且所述字线与相应的所述有源区相交并延伸至所述沟槽隔离结构中，每个所述有源区均与两条所述字线相交；多个绝缘结构，形成在所述沟槽隔离结构中，并位于对应同一有源区的两条字线之间，且所述绝缘结构的材料的介电常数小于所述沟槽隔离结构的材料的介电常数。可选的，多个所述有源区呈阵列式排布，并且同一列中的多个所述有源区均与相同的两条字线相交，以使同一列中相邻的两个所述有源区与所述两条字线围绕出一绝缘区域在所述沟槽隔离结构中，所述绝缘结构形成在所述沟槽隔离结构的所述绝缘区域中。可选的，所述绝缘结构包括形成于一绝缘沟槽中的绝缘材料层，所述绝缘材料层的材料的介电常数小于4。可选的，所述绝缘结构还包括应力缓冲层，所述应力缓冲层覆盖所述绝缘沟槽的侧壁及底壁，所述绝缘材料层形成于所述应力缓冲层上并填充所述绝缘沟槽。可选的，所述绝缘材料层的材料包括游离氧化硅材料、硅碳氧化物、氟硅玻璃、掺碳玻璃及有机聚合物中的一种或多种。可选的，在所述字线的延伸方向上，相邻两个所述绝缘结构之间相隔一个所述有源区。可选的，所述有源区用于形成所述集成电路存储器的两个存储单元，每个所述有源区中均形成有一漏区和两个源区，两个所述源区分别位于所述漏区的两侧，每个所述存储单元中具有一个存取晶体管，两个所述存取晶体管共用所述漏区。在本技术提供的集成电路存储器中，通过在对应所述有源区的两条字线之间的沟槽隔离结构中形成绝缘结构，且所述绝缘结构的材料的介电常数小于所述沟槽隔离结构的材料的介电常数，从而减小了同一有源区对应的两条所述字线之间的寄生电容，提高了集成电路存储器的性能和稳定性。附图说明图1为本技术实施例提供的集成电路存储器的俯视图；图2为本技术实施例提供的集成电路存储器图1中D-D’沿高度方向剖切开得到的局部剖视图；图3为本技术实施例提供的集成电路存储器的形成方法的流程图；图4-图12为本技术实施例提供的采用所述集成电路存储器的形成方法形成的半导体结构的局部剖视图；其中，附图标记如下：1-衬底；11-沟槽隔离结构；12-有源区，121-漏区，122-源区；2-字线；21-字线沟槽；3-绝缘结构；31-绝缘沟槽；32-绝缘材料层；41-第二掩膜层；42-第五掩膜层；43-第三掩膜层；44-第四掩膜层；51-第一开口；52-第二开口；a-第一方向；b-第二方向。具体实施方式下面将结合示意图对本技术的具体实施方式进行更详细的描述。根据下列描述，本技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本技术实施例的目的。图1及图2为本实施例提供的集成电路存储器的结构示意图，如图1及图2所示，所述集成电路存储器包括衬底1，所述衬底1中形成有若干沟槽隔离结构11，所述沟槽隔离结构11定义出多个有源区12；多条平行排布的字线2，形成于所述衬底1中，且所述字线2与相应的所述有源区12相交并延伸至所述沟槽隔离结构11中，每个所述有源区12均与两条所述字线2相交；多个绝缘结构3，形成于所述沟槽隔离结构11中，且所述绝缘结构3的材料的介电常数小于所述沟槽隔离结构11的材料的介电常数。为了便于描述，本文中将对应同一有源区12的两条所述字线2定义为相邻的两条字线2，不对应所述同一有源区12的所述字线2均不相邻，例如图1中具有三对相邻的字线2。具体的，请参阅图1，所述衬底1中形成有若干沟槽隔离结构11，所述沟槽隔离结构11隔开相邻的所述有源区12，使所述有源区形成多行多列的阵列分布，所述沟槽隔离结构11通常包括形成于所述隔离沟槽中的氧化硅层，所述有源区12的周围被所述沟槽隔离结构11包围，每个所述有源区12包括两个源区121及一漏区122，所述漏区122位于两个所述源区121之间，多条平行排布的字线2位于所述衬底1中，且每个所述有源区12均被相邻两条所述字线2穿过，其中，相邻两条所述字线2分别穿过所述有源区12中源区121与所述漏区122之间的部分，以隔开每个所述源区121与所述漏区122，在每个所述有源区中形成两个存取晶体管，所述两个存取晶体管共用所述漏区122。进一步，请参阅图2、图8及图9，所述绝缘结构3位于每个所述有源区12两侧的沟槽隔离结构11中，并位于相邻的两条所述字线2之间。具体的，多个所述有源区12呈阵列式排布，并且同一列中的多个所述有源区12均与相同的两条字线2相交，以使同一列中相邻的两个所述有源区12与所述两条字线2围绕出一绝缘区域在所述沟槽隔离结构11中，所述绝缘结构3形成在所述沟槽隔离结构11的所述绝缘区域中。所述绝缘结构3包括形成于一绝缘沟槽31中的绝缘材料层32，所述绝缘材料层32的材料为低K材料，其介电常数小于4，例如是游离氧化硅材料、硅碳氧化物、氟硅玻璃、掺碳玻璃及有机聚合物中的一种或多种。可以理解的是，由于所述绝缘结构3的材料为低K材料，且位于相邻的两条字线2之间，因此可以有效的降低相邻的两条所述字线2之间的寄生电容，从而提高了器件的性能。进一步，如图2所示，所述绝缘结构3较所述字线2可以更下沉于所述衬底1，并且，在所述字线2的延伸方向(即第二方向b)上，相邻两个所述绝缘结构3之间相隔一个所述有源区12(即对应同一有源区12的两条所述字线2之间除了所述漏区122以外全部为所述绝缘结构3)，以使所述绝缘结构3的面积更大，能够进一步降低相邻的两条所述字线2之间的寄生电容。可选的，所述绝缘结构3还可以包括以应力缓冲层(未示出)，所述应力缓冲层覆盖所述绝缘沟槽31的侧壁及底壁，所述绝缘材料层32形成于所述应力缓冲层上并填充所述绝缘沟槽31，以起到缓冲和匹配膜层之间应力的作用。如图3所示，本实施例中形成所述集成电路存储器的步骤如下：S1：形成多个绝缘沟槽在所述沟槽隔离结构中，多个所述绝缘沟槽沿着第二方向排布，并且排布在同一直线上的多个绝缘沟槽所对应的虚拟连线与所述有源区相交；S2：填充绝缘材料层于所述绝缘沟槽中，以构成绝缘结构，所述绝缘材料层的材料的介电常数小于所述沟槽隔离结构的材料的介电常数；S3：形成多条沿着所述第二方向延伸的字线在所述衬底中，所述字线与相应的有源区相交并延伸至所述沟槽隔离结构中，每个所述有源区均与两条所述字线相交，其中对应同一有源区的两条字线在所述沟槽隔离结构中分别位于所述绝缘结构的两侧。具体本文档来自技高网...

【技术保护点】
1.一种集成电路存储器，其特征在于，所述集成电路存储器包括：衬底，所述衬底中形成有若干沟槽隔离结构，所述沟槽隔离结构定义出多个有源区，多条平行排布的字线，形成于所述衬底中，并且所述字线与相应的所述有源区相交并延伸至所述沟槽隔离结构中，每个所述有源区均与两条所述字线相交；多个绝缘结构，形成在所述沟槽隔离结构中，并位于对应同一有源区的两条字线之间，且所述绝缘结构的材料的介电常数小于所述沟槽隔离结构的材料的介电常数。

【技术特征摘要】
1.一种集成电路存储器，其特征在于，所述集成电路存储器包括：衬底，所述衬底中形成有若干沟槽隔离结构，所述沟槽隔离结构定义出多个有源区，多条平行排布的字线，形成于所述衬底中，并且所述字线与相应的所述有源区相交并延伸至所述沟槽隔离结构中，每个所述有源区均与两条所述字线相交；多个绝缘结构，形成在所述沟槽隔离结构中，并位于对应同一有源区的两条字线之间，且所述绝缘结构的材料的介电常数小于所述沟槽隔离结构的材料的介电常数。2.如权利要求1所述的集成电路存储器，其特征在于，多个所述有源区呈阵列式排布，并且同一列中的多个所述有源区均与相同的两条字线相交，以使同一列中相邻的两个所述有源区与所述两条字线围绕出一绝缘区域在所述沟槽隔离结构中，所述绝缘结构形成在所述沟槽隔离结构的所述绝缘区域中。3.如权利要求2所述的集成电路存储器，其特征在于，所述绝缘结构包括形成于一绝...

【专利技术属性】
技术研发人员：江文湧，林仕杰，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34