延迟电路和包括该延迟电路的半导体装置制造方法及图纸

本申请公开了延迟电路和包括该延迟电路的半导体装置。该延迟电路包括：第一延迟锁定环，其包括与时钟信号输入端连接的且包含第一组延迟单元的第一延迟链，并且第一组延迟单元中的一个第一延迟单元被配置为向外部输出第一延迟信号；第二延迟锁定环，其包括与时钟信号输入端连接的且包含相互连接的第二组延迟单元和第三组延迟单元的第二延迟链，并且第二组延迟单元中的与上述第一延迟单元对应的一个第二延迟单元被配置为向外部输出第二延迟信号，这三组延迟单元的延迟时间各不相同，并且第一组延迟单元的延迟时间大于第三组延迟单元的延迟时间。通过本申请提供的技术方案，可以减小不同延迟锁定环所输出的延迟信号之间的延迟时间差。

Delay circuit and semiconductor device including the delay circuit

【技术实现步骤摘要】
延迟电路和包括该延迟电路的半导体装置
本申请涉及集成电路
，特别涉及延迟电路和包括该延迟电路的半导体装置。
技术介绍
本部分的描述仅提供与本申请公开相关的背景信息，而不构成现有技术。基于游标法的时间数字转换器(TDC)可以实现小于门电路的延迟时间的量化时间精度，因此，其在高精度的时间测量系统中得到广泛应用。基于游标法的TDC的基本原理如图1所示，这两路时钟信号的时间差为T＝(n1-n2)*T1+n2*(T1-T2)，其中，T1和T2分别为第一时钟信号和第二时钟信号的周期，并且T1大于T2，n1和n2分别为这两路时钟信号的相位一致时的计数。这两路时钟信号都可以通过延迟电路实现。现有技术中的延迟电路通常包括快延迟锁定环(DLL)、慢DLL、鉴频鉴相器(PFD)和电荷泵(CP)等，如图2所示。其中，快DLL和慢DLL均包括相同的多个延迟单元，其可以用于根据所接收的时钟信号产生对应的延迟信号。PFD可以用于判断快DLL和慢DLL中的延迟单元输出的延迟信号与时钟信号(CLK)的频率/相位差别，并控制CP调整参考电压VCTRLF和VCTRLS以及调整延迟单元的延迟时间，直至时钟信号和延迟信本文档来自技高网...

【技术保护点】
1.一种延迟电路，其特征在于，所述延迟电路包括：第一延迟锁定环，其包括与时钟信号输入端连接的且包含第一组延迟单元的第一延迟链，并且所述第一组延迟单元中的一个第一延迟单元被配置为向外部输出第一延迟信号；以及第二延迟锁定环，其包括与所述时钟信号输入端连接的且包含相互连接的第二组延迟单元和第三组延迟单元的第二延迟链，并且所述第二组延迟单元中的与输出所述第一延迟信号的所述第一延迟单元对应的一个第二延迟单元被配置为向外部输出第二延迟信号，其中，所述第一组延迟单元、所述第二组延迟单元以及所述第三组延迟单元的延迟时间各不相同，并且所述第一组延迟单元的延迟时间大于所述第三组延迟单元的延迟时间。

【技术特征摘要】
1.一种延迟电路，其特征在于，所述延迟电路包括：第一延迟锁定环，其包括与时钟信号输入端连接的且包含第一组延迟单元的第一延迟链，并且所述第一组延迟单元中的一个第一延迟单元被配置为向外部输出第一延迟信号；以及第二延迟锁定环，其包括与所述时钟信号输入端连接的且包含相互连接的第二组延迟单元和第三组延迟单元的第二延迟链，并且所述第二组延迟单元中的与输出所述第一延迟信号的所述第一延迟单元对应的一个第二延迟单元被配置为向外部输出第二延迟信号，其中，所述第一组延迟单元、所述第二组延迟单元以及所述第三组延迟单元的延迟时间各不相同，并且所述第一组延迟单元的延迟时间大于所述第三组延迟单元的延迟时间。2.根据权利要求1所述的延迟电路，其特征在于，所述第一延迟锁定环还包括第一电压产生电路，其第一电压输出端与所述第一组延迟单元的第一输入端并联连接，并且其第一反馈信号输入端与所述第一组延迟单元中的位于所述第一延迟链的末端的第一延迟单元的延迟信号输出端连接；所述第二延迟锁定环还包括第二电压产生电路和第三电压产生电路，其中，所述第二电压产生电路的第二电压输出端与所述第二组延迟单元的第一输入端并联连接，并且其第二反馈信号输入端与所述第三组延迟单元中的位于所述第二延迟链的末端的第三延迟单元的延迟信号输出端连接；所述第三电压产生电路的第三电压输出端与所述第三组延迟单元的第一输入端连接。3.根据权利要求2所述的延迟电路，其特征在于，当所述第一电压产生电路提供给所述第一组延迟单元的第一参考电压与所述第二电压产生电路提供给所述第二组延迟单元的第二参考电压相同时，所述第一组延迟单元与所述第二组延迟单元不同；或者当所述第一参考电压与所述第二参考电压不同时，所述第一组延迟单元与所述第二组延迟单元相同或不同。4.根据权利要求3所述的延迟电路，其特征在于，所述第一组延迟单元和所述第二组延迟包括不同的压控延迟单元或压控反向延迟单元，或者包括相互连接且不同的一个或多个反相器。5.根据权利要求2所述的延迟电路，其特征在于，所述第一电压产生电路包括依次连接的第一鉴频鉴相器、第一电荷泵和第一环路滤波器，其中，所述第一鉴频鉴相器上设置有所述第一反馈信号输入端并与所述时钟信号输入端连接，并且所述第一环路滤波器上设置有所述第一电压输出端；所述第二电压产生电路包括依次连接的第二鉴频鉴相器、第二电荷泵和第二环路滤波器，其中，所述第二鉴频鉴相器上设置有所述第二反馈信号输入端并与所述时钟信号输入端连接，并且所述第二环路滤波器上设置有所述第二电压输出端。6.根据权利要求2所述的延迟电路，其特征在于，所述第三电压产生电路包括固定电压产生电路或可调节电压产生电路。7.根据权利要求6所述的延迟电路，其特征在于，所述固定电压产生电路包括所述延迟电路的偏置电压供应端。8.根据权利要求6所述的延迟电路，其特征在于，当所述第三组延迟单元中仅包含一个第三延迟单元或其包含的多个所述第三延迟单元均相同时，所述可调节电压产生电路包括第三延迟锁定环，所述第三延迟锁定环包括由第四组延迟单元构成的第三延迟链和第四电压产生电路，并且所述第四电压产生电路的第四电压...

【专利技术属性】
技术研发人员：张玺，徐青，王麟，谢庆国，
申请(专利权)人：湖北京邦科技有限公司，
类型：发明
国别省市：湖北,42