锁定检测电路及其构成的锁相环制造技术

本发明专利技术提供一种锁定检测电路，包括：第一输入信号和第二输入信号均输入所述或门和与门，所述或门输出信号输入延迟单元，所述延迟单元输出信号选择器，所述与门输出信号至第一D触发器触发输入端和计数器计数触发输入端，所述选择器输出信号至第一D触发器D端并由锁定检测电路输出信号控制，所述第一D触发器Q端Q输出信号至计数器复位端，所述计数器输出端作为该锁定检测电路输出端。本发明专利技术还提供了一种具有所述锁定检测电路的锁相环。本发明专利技术能避免由于延迟和或相位差引起误失锁。

【技术实现步骤摘要】
锁定检测电路及其构成的锁相环
本专利技术涉及集成电路领域，特别是涉及一种用于锁相环(PLL)的锁定指示电路。本专利技术还涉及一种具有所述锁定指示电路的锁相环(PLL)。
技术介绍
锁相环路是一种反馈控制电路，简称锁相环(PLL,Phase-LockedLoop)。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住。锁相环(PLL)中传统的锁定指示电路有两种方式，一是相位比较方式，二是频率比较方式。相位比较的方式是将两个时钟CLK1和CLK2经过鉴频鉴相器(PFD)，输出U和D信号，再经过一个或门，此时或门的输出(Y)占空比表示CLK1和CLK2的相位差。然后将此相位差与一个固定的相位延迟作比较。但是在一些特殊条件下(例如电容漏电、电荷泵失配等等)即使PLL输出频率稳定，但CLK1和CLK2相位差仍然维持在一个比较高的水平，这时，相位比较式锁定指示器本文档来自技高网...

【技术保护点】
1.一种锁定检测电路，其特征在于，包括：或门(OR)、与门(AND)、延迟单元(Delay)、选择器(MUX)、第一触发器(DFF1)和计数器(COUNT)；第一输入信号(UP)和第二输入信号(DN)均输入所述或门(OR)和与门(AND)，所述或门(OR)输出信号输入延迟单元(Delay)，所述延迟单元(Delay)输出信号至选择器(MUX)，所述与门(AND)输出信号(UAD)至第一D触发器(DFF1)触发输入端(CP)和计数器(COUNT)计数触发输入端，所述选择器(MUX)输出信号(UOD)至第一D触发器(DFF1)D端(D)并由锁定检测电路输出信号(LOCKOUT)控制，所述第一D触发...

【技术特征摘要】
1.一种锁定检测电路，其特征在于，包括：或门(OR)、与门(AND)、延迟单元(Delay)、选择器(MUX)、第一触发器(DFF1)和计数器(COUNT)；第一输入信号(UP)和第二输入信号(DN)均输入所述或门(OR)和与门(AND)，所述或门(OR)输出信号输入延迟单元(Delay)，所述延迟单元(Delay)输出信号至选择器(MUX)，所述与门(AND)输出信号(UAD)至第一D触发器(DFF1)触发输入端(CP)和计数器(COUNT)计数触发输入端，所述选择器(MUX)输出信号(UOD)至第一D触发器(DFF1)D端(D)并由锁定检测电路输出信号(LOCKOUT)控制，所述第一D触发器(DFF1)Q端(Q)输出信号(UDS)至计数器(COUNT)复位端，所述计数器(COUNT)输出端作为该锁定检测电路输出端。2.如权利要求1所述的锁定检测电路，其特征在于：所述与门(AND)输出信号(UAD)作为时钟信号对所述选择器(MUX)输出信号(UOD)进行采样，未锁时，采样输出“1”；锁定状态，采样输出“0”。3.如权利要求2所述的锁定检测电路，其特征在于：当处于未锁定状态，所述第一D触发器(DFF1)Q端(Q)输出信号(UDS)为“1”，计数器不工作；所述第一D触发器(DFF1)Q端(Q)输出信号(UDS)为“0”时，计数器开始工作。4.如权利要求1所述的锁定检测电路，其特征在于：所述延迟单元(Delay)具有第一延迟窗口(Delay1)和第二延迟窗口(Delay2)，第二延迟窗口(Delay2)大于第一延迟窗口(Delay1)。5.如权利要求4所述的锁定检测电路，其特征在于：所述延迟单元(Delay)默认执行第一延迟窗口(Delay1)，所述延迟单元(Delay)控制信号(LOCKOUT)跳变为高电平时，所述延迟单元(Delay)切换至第二延迟窗口(Delay2)，当相位差超过第二延迟窗口(Delay2)的延迟时间，判定为失锁，所述延迟单元(Delay)控制信号(LOCKOUT)重新跳变为低电平。6.如权利要...

【专利技术属性】
技术研发人员：张宁，周彬，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：上海,31