半导体器件的制造方法技术

本发明专利技术公开了一种半导体器件的制造方法，包括：步骤一、完全半导体器件的源漏区的形成工艺，源漏区自对准形成于伪栅极结构两侧的半导体衬底中。步骤二、完成伪栅极结构去除之前的工艺，包括：在伪栅极结构之间的间隔区域中填充层间膜，伪栅极结构的顶部表面和层间膜的顶部表面相平；步骤二中存在多道温度为500℃～800℃的中温热过程，中温热过程会使源漏区中的活化载流子失活。步骤三、去除伪栅极结构。步骤四、进行第一次激光退火以对半导体器件的源漏区中的载流子进行激活处理。本发明专利技术能消除中温热过程对源漏区的载流子的失活的不利影响，实现对源漏区的激活且不增加工艺成本。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路制造方法，特别是涉及一种半导体器件的制造方法。

技术介绍

1、随着逻辑工艺节点降低，嵌入式外延掺硼锗硅工艺被广泛应用于pmos晶体管，以通过应力工程提高空穴迁移率和电路传输速度，尤其当工艺发展到先进节点，nmos区域进一步引入嵌入式外延磷化硅工艺以提升电子迁移率，提高器件性能。

2、同时，为抑制短沟道效应，退火工艺的热预算持续降低，热处理时间从小时、分钟逐渐发展到秒级、毫秒、微妙甚至纳秒，热处理工艺也由炉管(fur)、沉浸式退火(soak)逐渐升级为尖峰退火(spike)、闪光灯退火(fla)和激光退火(lsa)。

3、但是，在随后的工艺过程中存在较多如温度为500℃～800℃中温的长时间热处理步骤，这些工艺极易导致活化载流子因发生聚集或沉淀而失活，从而引起电阻上升，cmos器件性能显著下降。

4、在先进工艺制程中，从sige/sip外延(epi)到伪栅极(dg)工艺环(loop)，至少存在5道550℃中温炉管热处理工艺，载流子存在高失活风险。

5、如图1所示，是现有半导体器件本文档来自技高网...

【技术保护点】

1.一种半导体器件的制造方法，其特征在于，包括如下步骤：

2.如权利要求1所述的半导体器件的制造方法，其特征在于：步骤一完成后，直接进行步骤二；或者，在步骤一完成后以及步骤二之前，还包括进行源漏激光退火激活。

3.如权利要求1所述的半导体器件的制造方法，其特征在于：步骤一中，所述半导体器件包括PMOS和NMOS；

4.如权利要求3所述的半导体器件的制造方法，其特征在于：所述第一嵌入式外延层的材料包括SiGe。

5.如权利要求3所述的半导体器件的制造方法，其特征在于：所述第二嵌入式外延层的材料包括SiP。

6.如权利要求3所述的半...

【技术特征摘要】

1.一种半导体器件的制造方法，其特征在于，包括如下步骤：

2.如权利要求1所述的半导体器件的制造方法，其特征在于：步骤一完成后，直接进行步骤二；或者，在步骤一完成后以及步骤二之前，还包括进行源漏激光退火激活。

3.如权利要求1所述的半导体器件的制造方法，其特征在于：步骤一中，所述半导体器件包括pmos和nmos；

4.如权利要求3所述的半导体器件的制造方法，其特征在于：所述第一嵌入式外延层的材料包括sige。

5.如权利要求3所述的半导体器件的制造方法，其特征在于：所述第二嵌入式外延层的材料包括sip。

6.如权利要求3所述的半导体器件的制造方法，其特征在于：步骤一包括如下分步骤：

7.如权利要求1所述的半导体器件的制造方法，其特征在于：所述伪栅极结构包括依次叠加的第一栅介质层和伪多晶硅栅。

8.如权利要求7所述的半导体器件的制造方法，其特征在于：步骤三中，去除所述伪栅极结构包括去除所述伪多晶硅栅，在去除所述伪多晶硅栅之后，进行步骤四。

9.如权利要求8所述的半导体器件的制造方法，其特征在于：在输入输出器件区...

【专利技术属性】
技术研发人员：尤陈霞，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：