一种高速低抖动的鉴频鉴相器及时钟数据恢复电路制造技术

本发明专利技术公开了一种高速低抖动的鉴频鉴相器及时钟数据恢复电路，鉴频鉴相器包括产生Q路信号的Q路Bang‑Bang型PD、产生I路信号的Alexander PD和三态输出FD；所述Q路Bang‑Bang型PD包括DFF6、DFF7和DFF8；所述Alexander PD包括DFF1、DFF2、DFF3、DFF4、DFF 5、XOR1和XOR2，其中DFF1、DFF3和DFF5构成I路Bang‑Bang型PD；所述三态输出FD包括Latch1、Latch2和三态选择器。本发明专利技术中的Alexander PD在Bang‑Bang型PD的基础上增加了两个DFF以及两个XOR构成。FD由两个锁存器与一个三态选择器组成。本发明专利技术的PFD既可以在鉴频过程中快速进行频率捕获功能，也可以在频率锁定后使Alexander PD进行相位追踪的过程。

A High Speed and Low Jitter Frequency Discriminator and Clock Data Recovery Circuit

The invention discloses a high-speed and low-jitter frequency discriminator and clock data recovery circuit. The frequency discriminator includes Q-channel Bang Bang PD, Alexander PD and three-state output FD which generate Q-channel signal, Q-channel Bang PD which includes DFF6, DFF7 and DFF8, and Alexander PDwhich includes DFF1, DFF2, DFF3, DFF 4, DFF 5, XOR1 and XOR2, in which DFF 1, DFF3 and DFF8 are included. The three-state output FD includes Latch1, Latch2 and three-state selectors. Alexander PD in the invention adds two DFFs and two XOR components on the basis of Bang Bang PD. FD consists of two latches and a three-state selector. The PFD of the present invention can not only carry out frequency acquisition function quickly in the process of frequency discrimination, but also enable Alexander PD to carry out phase tracking process after frequency locking.

【技术实现步骤摘要】
一种高速低抖动的鉴频鉴相器及时钟数据恢复电路
本专利技术涉及一种高速低抖动的鉴频鉴相器及时钟数据恢复电路，以提高环路性能，属于半导体集成电路设计技术。
技术介绍
鉴频鉴相器(PhaseFrequencyDetector，简称PFD)是对输入数据信号与环路恢复出来的时钟信号进行检测判断的，根据时钟信号与数据信号的相位关系得到相对应的输出。在锁相环以及时钟恢复电路中有重要应用。在集成电路中，鉴频鉴相器主要分为两类：一类是基于周期信号(时钟)的PFD，一类是基于伪随机信号的PFD。当然由于时钟可以视为是一种特殊的数据信号，所以一般基于时钟的PFD不适用于数据信号，但基于数据的PFD却可以适用于时钟信号，并且相对来说，基于数据的PFD要复杂的多。AlexanderPD是利用数据本身进行再定时的PD，如图3所示。在数据转换沿，采用多点采样，得到的信息进行逻辑运算可得到具体的相位信息。如图4所示，三个连续的时钟边沿采样数据得到S1、S2、S3，并根据这些得到的数据进行边沿与相位差检测。如图4(a)所示，S2和S3相同且S1相反，则时钟超前。如果S1和S2相同且S3相反，则时钟滞后，如图4(b)。本文档来自技高网...

【技术保护点】
1.一种高速低抖动的鉴频鉴相器，其特征在于：包括产生Q路信号的Q路Bang‑Bang型PD、产生I路信号的Alexander PD和三态输出FD；所述Q路Bang‑Bang型PD包括DFF6、DFF7和DFF8；所述Alexander PD包括DFF1、DFF2、DFF3、DFF4、DFF 5、XOR1和XOR2，其中DFF1、DFF3和DFF5构成I路Bang‑Bang型PD；所述三态输出FD包括Latch1、Latch2和三态选择器；所述Q路Bang‑Bang型PD中，时钟信号CLKQ经过DFF7上升沿采样输入信号DATAIN得到的数据，时钟信号CLKQ经过DFF6下降沿采样输入信号DAT...

【技术特征摘要】
1.一种高速低抖动的鉴频鉴相器，其特征在于：包括产生Q路信号的Q路Bang-Bang型PD、产生I路信号的AlexanderPD和三态输出FD；所述Q路Bang-Bang型PD包括DFF6、DFF7和DFF8；所述AlexanderPD包括DFF1、DFF2、DFF3、DFF4、DFF5、XOR1和XOR2，其中DFF1、DFF3和DFF5构成I路Bang-Bang型PD；所述三态输出FD包括Latch1、Latch2和三态选择器；所述Q路Bang-Bang型PD中，时钟信号CLKQ经过DFF7上升沿采样输入信号DATAIN得到的数据，时钟信号CLKQ经过DFF6下降沿采样输入信号DATAIN得到的数据，经过DFF8进行下降沿采样得到输出信号PDA；所述I路Bang-Bang型PD中，时钟信号CLKI经过DFF1上升沿采样输入信号DATAIN得到的数据，时钟信号CLKI经过DFF3下降沿采样输入信号DATAIN得到的数据，经过DFF5进行下降沿采样得到输出信号PDB；所述输出信号PDA对输出信号PDB经过Latch2进行高电平锁存后反向输入到三态选择器的D1端口，输出信号PDB对输出信号PDA经过Latch2进行低电平锁存输入到三态选择器的D2端，经过三态选择器输出一对差分信号(FDup,FDdw)；时钟信号CLKI经由DFF1对输入信号DATAIN进行上升沿采样得到S3信号；时钟信号CLKI经由DFF3对输入信号DATAIN进行上升沿采样...

【专利技术属性】
技术研发人员：张长春，王新稳，
申请(专利权)人：南京邮电大学，
类型：发明
国别省市：江苏,32