制作半导体元件的方法技术

本发明专利技术公开一种制作半导体元件的方法。该制作半导体元件的方法是在Core_p区域中形成SiGe外延层后，将硬掩模层从复合间隙壁结构上去除，在复合间隙壁结构上及外延层上顺形的沉积一蚀刻停止层，在蚀刻停止层上沉积层间介电层，对层间介电层进行研磨，显露出虚设栅极的上表面，去除虚设栅极及部分第一含氮层，形成栅极沟槽并显露出栅极介电层，将Core_p区域中的栅极介电层从栅极沟槽中去除，并选择性的将第一含氮层及该氧化物层去除，留下第二含氮层。

Method of Manufacturing Semiconductor Components

The invention discloses a method for making semiconductor elements. After forming SiGe epitaxy layer in Core_p region, the hard mask layer is removed from the composite gap wall structure. An etching stop layer is deposited on the composite gap wall structure and the epitaxy layer, and an interlayer dielectric layer is deposited on the etching stop layer. The interlayer dielectric layer is ground to reveal the upper surface of the virtual gate and remove the imaginary gate and part. The first nitrogen-containing layer forms a gate groove and exposes the gate dielectric layer. The gate dielectric layer in the Core_p region is removed from the gate groove, and the first nitrogen-containing layer and the oxide layer are selectively removed, leaving the second nitrogen-containing layer.

【技术实现步骤摘要】
制作半导体元件的方法
本专利技术涉及半导体制作工艺
，特别是涉及一种半导体元件的制作方法。
技术介绍
随着集成电路技术的发展，元件特征尺寸越来越小，硅材料中电子和空穴的迁移率物理限制，已成为提高元件性能的瓶颈。已知，应变硅技术是通过在通道区附近外延生长出具有不同于硅晶格常数的材料，来提高载流子迁移率。例如，pFET晶体管常利用SiGe外延层的晶格常数大于Si的晶格常数，造成晶格不匹配，增加对硅通道的压缩应力(compressivestress)，由此改善空穴的迁移率。随着元件尺寸的微缩，为确保晶体管元件的电性表现，SiGe外延层至栅极边缘距离(SiGe-to-gateedgedistance，简称S2G)控制日益重要，特别是针对pFET晶体管元件S2G控制以及晶片内(withinwafer)的IO晶体管元件与pFET晶体管元件S2G偏差量(S2Gbias)的控制。
技术实现思路
本专利技术的主要目的在于提供一种改良的半导体元件制作方法，可以解决现有技术的不足。根据本专利技术一实施例，提供一种制作半导体元件的方法。首先提供一基底，在该基底上形成一第一栅极介电层，在该第一栅极介电层上形成一虚设栅极，在该虚设栅极及该基底上顺形的沉积一间隙壁复合膜，其中该间隙壁复合膜包含一第一含氮层、一氧化物层，设于该第一含氮层上，及一第二含氮层，设于该氧化物层上，在该间隙壁复合膜上顺形的沉积一硬掩模层，各向异性蚀刻该硬掩模层及该间隙壁复合膜，在该虚设栅极的侧壁上形成一复合间隙壁结构，在该基底中形成一凹陷区域，该凹陷区域邻近该复合间隙壁结构，在该凹陷区域中形成一外延层，将该硬掩模层从该复合间隙壁结构上去除，在该复合间隙壁结构上及该外延层上顺形的沉积一蚀刻停止层，在该蚀刻停止层上沉积一层间介电层，对该层间介电层进行一研磨制作工艺，显露出该虚设栅极的一上表面，去除该虚设栅极及该第一含氮层的一第一部分，如此形成一栅极沟槽并显露出该第一栅极介电层，以及将该第一栅极介电层从该栅极沟槽中去除，并选择性的将该第一含氮层的一第二部分及该氧化物层从该复合间隙壁结构中去除，留下该第二含氮层。为让本专利技术的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本专利技术加以限制者。附图说明图1至图8为本专利技术一实施例所绘示的制作半导体元件的方法的剖面示意图。主要元件符号说明10nFET晶体管20pFET晶体管30IO元件11、21、31虚设栅极60光致抗蚀剂层100基底110、210、310栅极介电层110’、210’栅极介电层51、52、53栅极沟槽71、72、73金属栅极120、230、330外延层212、312多晶硅层214、314氮化物层216、316氧化物层240、340复合间隙壁结构250、350凹陷区域400间隙壁复合膜402第一含氮层404氧化物层406第二含氮层408硬掩模层502蚀刻停止层504层间介电层d1Core_p区域内的外延层230至虚设栅极21边缘的横向距离d2IO区域内的外延层330至虚设栅极31边缘的横向距离S2G_coreCore_p区域内的SiGe外延层至栅极边缘距离S2G_IOIO区域内的SiGe外延层至栅极边缘距离具体实施方式在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节以使该领域的一般技术人士得以具以实施。当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。请参阅图1至图8，其为依据本专利技术一实施例所绘示的制作半导体元件的方法的剖面示意图。如图1所示，首先，提供一基底100，例如，半导体基底。所述半导体基底可以包含硅基底，但不限于此。根据本专利技术一实施例，在基底100上设有至少三个区域：Core_n区域、Core_p区域及IO区域，其中Core_n区域、Core_p区域及IO区域分别用来形成一nFET晶体管10、一pFET晶体管20及一输入输出(IO)元件30。其中，nFET晶体管10及pFET晶体管20属于核心电路的元件。根据本专利技术一实施例，nFET晶体管10包含一虚设栅极11，且在虚设栅极11两侧的基底100中已形成有外延层120，例如，硅磷(SiP)外延层，作为nFET晶体管10的源/漏极区。pFET晶体管20包含一虚设栅极21，IO元件30包含一虚设栅极31。根据本专利技术一实施例，虚设栅极21可以包含一多晶硅层212、一氮化物层214及一氧化物层216。根据本专利技术一实施例，虚设栅极31可以包含一多晶硅层312、一氮化物层314及一氧化物层316。根据本专利技术一实施例，氮化物层214及314可以包含氮化硅、氮氧化硅或氮碳氧化硅，但不限于此。氧化物层216及316可以包含氧化硅，但不限于此。熟悉该项技术者应能理解，所述虚设栅极21及31的结构仅为例示说明，并不限于以上材料或组合。根据本专利技术一实施例，在虚设栅极11与基底100之间形成有一栅极介电层110，在虚设栅极21与基底100之间形成有一栅极介电层210，在虚设栅极31与基底100之间形成有一栅极介电层310。根据本专利技术一实施例，栅极介电层110、210的厚度约等于栅极介电层310的厚度。根据本专利技术一实施例，在Core_p区域及IO区域形成有一间隙壁复合膜400，其中间隙壁复合膜400包含一第一含氮层402、一氧化物层404，设于第一含氮层402上，及一第二含氮层406，设于氧化物层404上。间隙壁复合膜400顺形的沉积在虚设栅极21、31及基底100上。其中，氧化物层404是以原子层沉积(atomiclayerdeposition，ALD)法沉积而成者。根据本专利技术一实施例，第一含氮层402包含氮碳氧化硅(SiOCN)或氮氧化硅(SiON)，例如，氮碳氧化硅，厚度约为30埃。氧化物层包含氧化硅，例如，厚度约为30埃。第二含氮层包含氮碳氧化硅或氮氧化硅，例如，氮碳氧化硅，厚度约为40埃。如图2所示，接着在基底100上全面沉积一硬掩模层408。在Core_p区域及IO区域内，硬掩模层408顺形的沉积在间隙壁复合膜400上。根据本专利技术一实施例，硬掩模层408包含氮化硅，例如，厚度约为30至50埃。根据本专利技术一实施例，例如，硬掩模层408沉积于Core_p区域的厚度约为30埃，而沉积于IO区域内的厚度约为50埃。如图3所示，接着对Core_p区域及IO区域进行一蚀刻制作工艺(以光致抗蚀剂覆盖住Core_n区域)，各向异性蚀刻硬掩模层408及间隙壁复合膜400，分别于虚设栅极21、31的侧壁上形成复合间隙壁结构240、340。然后，继续蚀刻Core_p区域及IO区域内的基底100，于基底100中形成凹陷区域250、350，其中凹陷区域250、350分别邻近复合间隙壁结构240、340。接着，可以将覆盖住Core_n区域的光致抗蚀剂(图未示)去除，显露出Core_n区域内的硬掩模层408。随后，进行一选择性外延生长(selectiveepita本文档来自技高网...

【技术保护点】
1.一种制作半导体元件的方法，其特征在于，包含：提供一基底；在该基底上形成一第一栅极介电层；在该第一栅极介电层上形成一虚设栅极；在该虚设栅极及该基底上顺形的沉积一间隙壁复合膜，其中该间隙壁复合膜包含一第一含氮层、一氧化物层，设于该第一含氮层上，及一第二含氮层，设于该氧化物层上；在该间隙壁复合膜上顺形的沉积一硬掩模层；各向异性蚀刻该硬掩模层及该间隙壁复合膜，在该虚设栅极的侧壁上形成一复合间隙壁结构；在该基底中形成一凹陷区域，该凹陷区域邻近该复合间隙壁结构；在该凹陷区域中形成一外延层；将该硬掩模层从该复合间隙壁结构上去除；在该复合间隙壁结构上及该外延层上顺形的沉积一蚀刻停止层；在该蚀刻停止层上沉积一层间介电层；对该层间介电层进行一研磨制作工艺，显露出该虚设栅极的一上表面；去除该虚设栅极及该第一含氮层的一第一部分，如此形成一栅极沟槽并显露出该第一栅极介电层；以及将该第一栅极介电层从该栅极沟槽中去除，并选择性的将该第一含氮层的一第二部分及该氧化物层从该复合间隙壁结构中去除，留下该第二含氮层。

【技术特征摘要】
1.一种制作半导体元件的方法，其特征在于，包含：提供一基底；在该基底上形成一第一栅极介电层；在该第一栅极介电层上形成一虚设栅极；在该虚设栅极及该基底上顺形的沉积一间隙壁复合膜，其中该间隙壁复合膜包含一第一含氮层、一氧化物层，设于该第一含氮层上，及一第二含氮层，设于该氧化物层上；在该间隙壁复合膜上顺形的沉积一硬掩模层；各向异性蚀刻该硬掩模层及该间隙壁复合膜，在该虚设栅极的侧壁上形成一复合间隙壁结构；在该基底中形成一凹陷区域，该凹陷区域邻近该复合间隙壁结构；在该凹陷区域中形成一外延层；将该硬掩模层从该复合间隙壁结构上去除；在该复合间隙壁结构上及该外延层上顺形的沉积一蚀刻停止层；在该蚀刻停止层上沉积一层间介电层；对该层间介电层进行一研磨制作工艺，显露出该虚设栅极的一上表面；去除该虚设栅极及该第一含氮层的一第...

【专利技术属性】
技术研发人员：陈映先，陈俊嘉，王尧展，杨智伟，许得彰，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71