用于测试六管SRAM的漏电流的半导体测试结构制造技术

本发明专利技术提供一种用于测试六管SRAM的漏电流的半导体测试结构，属于SRAM技术领域。该半导体测试结构中，其前端结构包括按行和列排列的六管SRAM单元，其后端结构包括从奇数列的六管SRAM单元的第一扩散区引出的第一焊盘、从偶数列的六管SRAM单元的第一扩散区引出的第二焊盘、从奇数列的六管SRAM单元的第二扩散区引出的第三焊盘（PAD3）、从偶数列的六管SRAM单元的第二扩散区引出的第四焊盘、从第一扩散区所在的第一阱中引出的第五焊盘、从第二扩散区所在的第二阱中引出的第六焊盘以及从栅极引出的第七焊盘。该半导体测试结构可以全面地测试6T-SRAM的各种器件相关的漏电流。

【技术实现步骤摘要】
用于测试六管SRAM的漏电流的半导体测试结构
本专利技术属于SRAM (Static Random Access Memory,静态随机存取存储器)
，涉及用于测试六管SRAM (简称为6T-SRAM)的漏电流的半导体测试结构。_2]
技术介绍
SRAM在集成电路(IC)中被广泛使用，例如，计算机中使用的内存。其中，六管SRAM是最常见的一种SRAM结构，通常地，六管SRAM单元包括六个MOS晶体管，因此，简称为6T-SRAM ；6T-SRAM基本地由两个交叉耦合的CMOS反相器和两个存取晶体管构成。图1所示为6T-SRAM单元的电路结构示意图。如图1所示，6T-SRAM单元10具有对称性，其基本地包括Ml至M6共六个MOS晶体管；其中，Ml (通常也称为左边上拉(pull up)晶体管)、M2(通常也称为右边上拉(pull up)晶体管)为PMOS晶体管，M3 (通常也称为左边下拉(pulldown)晶体管)、M4 (通常也称为右边下拉(pull down)晶体管)、M5 (通常也称为左边存取晶体管)和M6 (通常也称为右边存取晶体管)为NMOS晶体管；Ml与M3构成一个CMOS反相器,M2与M4构成另一个CMOS反相器,两个CMOS反相器相互交叉稱合,构成双稳态电路，用来锁存I位数字信号；M5和M6也可以称为传输晶体管，其在对6T-SRAM单元10进行读/写操作时完成将该存储单元与外围电路连接或断开的功能。对存储单元10的存取时，通过字线WL (Word Line)使能，字线WL为高电平时M5和M6导通，使存储单元10的存储信息传递到位线BL (Bit Line)，存储单元10的反信号传递到位线，外围电路通过BL和读取信息。写操作时，存储单元10的外围电路将写电压传递到BL和上作为输入，字线WL使能后，信息写入存储单元10。以上多个6T-SRAM单元可以按行和列排列形成6T-SRAM阵列，因此，不但6T-SRAM单元内部、而且6T-SRAM阵列中都会存在漏电流。6T-SRAM的功耗与各种漏电流的大小完全相关，因此，需要监控漏电流以反映漏电流的大小和漏电流的来源等，进而可以实现有针对性地对6T-SRAM的工艺尺寸进行改进、判断设计规则是否合理等功能；当前，主要地通过设计对应于6T-SRAM的半导体测试结构(例如，称为Testkey)来对漏电流进行测试。申请号为200910196451.6、名称为“一种半导体测试结构”的中国专利中，公开了6T-SRAM的一种漏电流测试结构。但是，在该专利中，其仅公开了该半导体测试结构的前端结构，并未具体揭示具体的用于测试各种漏电流的后端互连结构，因此，其仅能测试用于形成M3-M5 (如图1所示)的源区或漏区的N+扩散区至P阱(用于形成M3-M5)的结漏电流，明显地，其漏电流测试不全面，并不能检测出所有和器件相关的漏电流，从而难以达到测试的目的。在其他的针对SRAM的半导体测试结构中，同样存在器件漏电流的测试不全面的问题。
技术实现思路
本专利技术的目的在于，基本全面地测试6T-SRAM的各种器件相关的漏电流。为实现以上目的或者其他目的，本专利技术提供一种半导体测试结构，其用于测试六管SRAM的漏电流，所述半导体测试结构包括基本形成于半导体衬底中的所述六管SRAM的前端结构，多个包括第一上拉晶体管(Ml)、第二上拉晶体管(M2)、第一下拉晶体管(M3)、第二下拉晶体管(M4)、第一传输晶体管(M5)以及第二传输晶体管(M6)的六管SRAM单元按行和列排列形成所述六管SRAM，在所述前端结构中，所述六管SRAM单元的第一上拉晶体管和第二上拉晶体管形成于第一掺杂类型的第一阱(220)中，所述六管SRAM单元的第一下拉晶体管、第二下拉晶体管、第一传输晶体管和第二传输晶体管形成于第二掺杂类型的第二阱(210)中； 在所述半导体测试结构的后端结构包括第一焊盘(PAD1)、第二焊盘(PAD2)、第三焊盘(PAD3)、第四焊盘(PAD4)、第五焊盘(PAD5)、第六焊盘(PAD6)和第七焊盘(PAD7)； 奇数列的所述六管SRAM单元所对应的第一阱(220)中的、用于形成所述第一上拉晶体管(Ml)和第二上拉晶体管(M2)的源区和漏区的、第二掺杂类型的第一扩散区(221)被引出至所述第一焊盘(PAD1), 偶数列的所述六管SRAM单元所对应的第一阱(220)中的、用于形成所述第一上拉晶体管(Ml)和第二上拉晶体管(M2)的源区和漏区的、第二掺杂类型的第一扩散区(221)被引出至所述第二焊盘(PAD2)， 奇数列的所述六管SRAM单元所对应的第二阱(210)中的、用于形成第一下拉晶体管(M3)、第二下拉晶体管(M4)、第一传输晶体管(M5)和第二传输晶体管(M6)的源区/漏区的、第一掺杂类型的第二扩散区(211)被引出至所述第三焊盘(PAD3)， 偶数列的所述六管SRAM单元所对应的第二阱(210)中的、用于形成第一下拉晶体管(M3)、第二下拉晶体管(M4)、第一传输晶体管(M5)和第二传输晶体管(M6)的源区和漏区的、第一掺杂类型的第二扩散区(211)被引出至所述第四焊盘(PAD4)， 所述第一阱(220 )被引出至所述第五焊盘(PAD5)， 所述第二阱(210)被引出至所述第六焊盘(PAD6)， 所述第一传输晶体管(M5)和第二传输晶体管(M6)的栅极(230a)被引出至所述第七焊盘(PAD7)； 其中，所述第一掺杂类型与所述第二掺杂类型为相反的掺杂类型。按照本专利技术一实施例的半导体测试结构，其中，所述半导体测试结构的后端结构还包括第八焊盘(PAD8)，所述第一上拉晶体管(Ml)、第二上拉晶体管(M2)、第一下拉晶体管(M3)和第二下拉晶体管(M4)的栅极(230b)被引出至所述第八焊盘(PAD8)。按照本专利技术又一实施例的半导体测试结构，其中，相邻行的所述六管SRAM单元中的相同类型的晶体管在同一第一阱/第二阱中形成。进一步，相邻行的所述六管SRAM单元中的所述第一上拉晶体管(Ml)和第二上拉晶体管(M2)为PMOS晶体管，其在第一阱中基本对称地形成； 相邻行的所述六管SRAM单元中的所述第一下拉晶体管(M3)、第二下拉晶体管(M4)、第一传输晶体管(M5)和第二传输晶体管(M6)为NMOS晶体管,其在第二讲中基本对称地形成。进一步，所述六管SRAM单元中的所述第一上拉晶体管(Ml)和第二上拉晶体管(M2)为共源区对称结构；所述六管SRAM单元中的所述第一下拉晶体管(M3)和第二下拉晶体管(M4)为共源区对称结构。按照本专利技术还一实施例的半导体测试结构，其中，所述半导体测试结构的后端结构包括第一层金属布线和第二层金属布线。在之前所述任一实施例的半导体测试结构中，优选地，所述第一层金属布线包括第一类型第一层金属布线(310)和第二类型第二层金属布线(320);其中，第一类型第一层金属布线(310)用于将每列六管SRAM单元的、在一个第一阱(220)中的第一上拉晶体管(Ml)和第二上拉晶体管(M2)的第一扩散区(221)连接在一起；第二类型第一层金属布线(320)用于将每列六管SRAM单元的、在一个第二阱(210)中的所述第一下拉晶体管(M3)本文档来自技高网...

【技术保护点】
一种半导体测试结构，其用于测试六管SRAM的漏电流，所述半导体测试结构包括基本形成于半导体衬底中的所述六管SRAM的前端结构，多个包括第一上拉晶体管、第二上拉晶体管、第一下拉晶体管、第二下拉晶体管、第一传输晶体管以及第二传输晶体管的六管SRAM单元按行和列排列形成所述六管SRAM，在所述前端结构中，所述六管SRAM单元的第一上拉晶体管和第二上拉晶体管形成于第一掺杂类型的第一阱中，所述六管SRAM单元的第一下拉晶体管、第二下拉晶体管、第一传输晶体管和第二传输晶体管形成于第二掺杂类型的第二阱中；其特征在于，在所述半导体测试结构的后端结构包括第一焊盘、第二焊盘、第三焊盘、第四焊盘、第五焊盘、第六焊盘和第七焊盘；?奇数列的所述六管SRAM单元所对应的第一阱中的、用于形成所述第一上拉晶体管和第二上拉晶体管的源区和漏区的、第二掺杂类型的第一扩散区被引出至所述第一焊盘，偶数列的所述六管SRAM单元所对应的第一阱中的、用于形成所述第一上拉晶体管和第二上拉晶体管的源区和漏区的、第二掺杂类型的第一扩散区被引出至所述第二焊盘，奇数列的所述六管SRAM单元所对应的第二阱中的、用于形成第一下拉晶体管、第二下拉晶体管、第一传输晶体管和第二传输晶体管的源区/漏区的、第一掺杂类型的第二扩散区被引出至所述第三焊盘，偶数列的所述六管SRAM单元所对应的第二阱中的、用于形成第一下拉晶体管、第二下拉晶体管、第一传输晶体管和第二传输晶体管的源区和漏区的、第一掺杂类型的第二扩散区被引出至所述第四焊盘，所述第一阱被引出至所述第五焊盘，所述第二阱被引出至所述第六焊盘，所述第一传输晶体管和第二传输晶体管的栅极被引出至所述第七焊盘；其中，所述第一掺杂类型与所述第二掺杂类型为相反的掺杂类型。...

【技术特征摘要】
1.一种半导体测试结构，其用于测试六管SRAM的漏电流，所述半导体测试结构包括基本形成于半导体衬底中的所述六管SRAM的前端结构，多个包括第一上拉晶体管、第二上拉晶体管、第一下拉晶体管、第二下拉晶体管、第一传输晶体管以及第二传输晶体管的六管SRAM单元按行和列排列形成所述六管SRAM，在所述前端结构中，所述六管SRAM单元的第一上拉晶体管和第二上拉晶体管形成于第一掺杂类型的第一阱中，所述六管SRAM单元的第一下拉晶体管、第二下拉晶体管、第一传输晶体管和第二传输晶体管形成于第二掺杂类型的第二阱中；其特征在于， 在所述半导体测试结构的后端结构包括第一焊盘、第二焊盘、第三焊盘、第四焊盘、第五焊盘、第六焊盘和第七焊盘； 奇数列的所述六管SRAM单元所对应的第一阱中的、用于形成所述第一上拉晶体管和第二上拉晶体管的源区和漏区的、第二掺杂类型的第一扩散区被引出至所述第一焊盘，偶数列的所述六管SRAM单元所对应的第一阱中的、用于形成所述第一上拉晶体管和第二上拉晶体管的源区和漏区的、第二掺杂类型的第一扩散区被引出至所述第二焊盘， 奇数列的所述六管SRAM单元所对应的第二阱中的、用于形成第一下拉晶体管、第二下拉晶体管、第一传输晶体管和第二传输晶体管的源区/漏区的、第一掺杂类型的第二扩散区被引出至所述第三焊盘， 偶数列的所述六管SRAM单元所对应的第二阱中的、用于形成第一下拉晶体管、第二下拉晶体管、第一传输晶体管和第二传输晶体管的源区和漏区的、第一掺杂类型的第二扩散区被引出至所述第四焊盘， 所述第一阱被引出至所述第 五焊盘， 所述第二阱被引出至所述第六焊盘， 所述第一传输晶体管和第二传输晶体管的栅极被引出至所述第七焊盘； 其中，所述第一掺杂类型与所述第二掺杂类型为相反的掺杂类型。2.如权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构的后端结构还包括第八焊盘，所述第一上拉晶体管、第二上拉晶体管、第一下拉晶体管和第二下拉晶体管的栅极被引出至所述第八焊盘。3.如权利要求1或2所述的半导体测试结构，其特征在于，相邻行的所述六管SRAM单元中的相同类型的晶体管在同一第一阱/第二阱中形成。4.如权利要求3所述的半导体测试结构，其特征在于，相邻行的所述六管SRAM单元中的所述第一上拉晶体管和第...

【专利技术属性】
技术研发人员：孙晓峰，
申请(专利权)人：无锡华润上华半导体有限公司，
类型：发明
国别省市：