一种降低漏电流的GaN器件制造技术

本实用新型专利技术公开了一种降低漏电流的GaN器件，涉及GaN功率半导体器件领域。该GaN器件自下而上依次包括衬底、AlN缓冲层、非掺杂GaN外延层、高掺杂AlGaN势垒层、高介电常数介质材料层和复合介质材料层；所述非掺杂GaN外延层和高介电常数介质材料层之间设有注入区，所述高介电常数介质材料层和复合介质材料层刻蚀并淀积有源漏电极，所述复合介质材料层刻蚀并淀积有栅电极。该GaN器件具有性能好、可靠性高等特性，进而使GaN器件可在高压大功率电力电子领域得到更广泛的应用。

【技术实现步骤摘要】

本技术涉及GaN功率半导体器件领域。
技术介绍
宽禁带半导体材料GaN具有禁带宽度宽、临界击穿电场强度大、饱和电子漂移速度高、介电常数小以及良好的温度特性和抗辐照能力良好等特点，特别是基于GaN 的AlGaN/GaN 结构具有更高的电子迁移率，使得GaN 器件具有低的导通电阻、高的工作频率，能满足下一代电力电子系统对功率器件更大功率、更高频率、更小体积和更高温工作的要求，在汽车电子、光伏逆变、白色家电等领域有广阔的应用前景。传统GaN器件工艺制备中，由于是在欧姆接触等高温工艺完成后，采用二氧化硅或氮化硅材料直接在GaN材料表面进行钝化，因此在界面处存在较多缺陷，从而引入大量的界面电荷和界面态，这就成为了漏电的通道，从而产生了关态时漏源电极之间漏电流大和栅极漏电大等问题，降低了GaN器件的击穿电压，严重影响了器件性能和可靠性，限制了GaN器件在高压、大电流等电力电子领域的应用。
技术实现思路
本技术所要解决的技术问题是提供一种降低漏电流的GaN器件，该GaN器件通过生长一层高介电常数材料层，降低界面态，抑制表面漏电流，从而降低GaN器件源漏关态漏电流，进而使GaN器件可在高压大功率电力电子领域得到更广泛的应用。为解决上述技术问题，本技术所采取的技术方案是：一种降低漏电流的GaN器件，该GaN器件自下而上依次包括衬底、AlN缓冲层、非掺杂GaN外延层、掺杂AlGaN势垒层、高介电常数介质材料层和复合介质材料层；所述非掺杂GaN外延层和高介电常数介质材料层之间设有注入区，所述高介电常数介质材料层和复合介质材料层刻蚀并淀积有源漏电极，所述复合介质材料层刻蚀并淀积有栅电极。进一步优化的技术方案为衬底可以为蓝宝石、SiC或者Si，非掺杂GaN外延层厚度为1-3μm，掺杂AlGaN势垒层厚度为20nm，Al组分为20%，掺杂浓度2-3×1018cm-3。进一步优化的技术方案为所述注入区注入的离子为Al+、He+。进一步优化的技术方案为所述高介电常数介质材料层为氧化铝或者氧化铪，厚度范围为1-3nm；并采用原子层淀积的方法生长。进一步优化的技术方案为所述复合介质材料层为二氧化硅和氮化硅，厚度范围为50-100nm，并采用低压化学气相淀积的方法生长。进一步优化的技术方案为所述源漏电极的电极材料为Ti/Al/Ni/Au或Ti/W/Pt/Au。进一步优化的技术方案为所述栅电极的电极材料为Ni/Au。采用上述技术方案所产生的有益效果在于：本技术的GaN器件制备工艺简单，易实现，并且与现有GaN工艺兼容，不会增加额外的成本，GaN器件的制备过程中，在欧姆接触等高温工艺之前，通过生长一层超薄高介电常数材料并进行退火，可以降低界面态，抑制表面漏电流，从而降低GaN器件源漏关态漏电流，同时，这层超薄高介电常数还可以降低栅极漏电流；可提高器件的性能和可靠性，使GaN器件在高压大功率的电力电子领域得到更广泛的应用。附图说明图1是本技术GaN器件结构示意图；图2是图1的GaN器件的击穿曲线图；其中，1衬底，2 AlN缓冲层，3非掺杂GaN外延层，4掺杂AlGaN势垒层，5注入区，6高介电常数介质材料层，7复合介质材料层，8源漏电极，9栅电极。具体实施方式下面结合附图和具体实施方式对本技术作进一步详细的说明。在图中，为了方便说明，放大或缩小了层和区域的厚度，所示尺寸比例并不代表实际尺寸比例关系。尽管这些图并不能准确的反应器件的实际尺寸，但是它们还是完整反应了各个区域和结构之间的相互位置关系。如图1所示，本技术是一种降低漏电流的GaN器件，该GaN器件自下而上依次包括衬底1、AlN缓冲层2、非掺杂GaN外延层3、掺杂AlGaN势垒层4、高介电常数介质材料层6和复合介质材料层7；所述非掺杂GaN外延层3和高介电常数介质材料层6之间设有注入区5，所述高介电常数介质材料层6和复合介质材料层7刻蚀并淀积有源漏电极8，所述复合介质材料层7刻蚀并淀积有栅电极9。进一步优化的实施例为衬底1可以为蓝宝石、SiC或者Si，非掺杂GaN外延层3厚度为1-3μm，掺杂AlGaN势垒层4厚度为20nm，Al组分为20%，掺杂浓度2-3×1018cm-3。进一步优化的实施例为所述注入区5注入的离子为Al+、He+，通过台面光刻，在掺杂AlGaN势垒层4上注入区5进行台面注入隔离，注入离子为Al+、He+。进一步优化的实施例为所述高介电常数介质材料层6为氧化铝或者氧化铪，厚度范围为1-3nm；并采用原子层淀积的方法生长。原子层淀积氧化铝时，选用三甲基铝（TMA）和水（H2O）作为金属源和氧源，反应温度为200-300℃，气压5-10托，单步反应时间100ms，总共反应15-20个周期。原子层淀积氧化铪时，选用四乙基甲基氨基铪（TEMAH）和水（H2O）作为金属源和氧源，反应温度为200-300℃，气压5-10托，单步反应时间300ms，总共反应15-20个周期。进一步优化的实施例为所述复合介质材料层7为二氧化硅和氮化硅，厚度范围为50-100nm，并采用低压化学气相淀积的方法生长。其中二氧化硅采用低压化学气相淀积（LPCVD）的方法生长，反应气体为硅烷和氧气，生长温度为300-450℃，工作压力为0-1 托，生长厚度10-50nm。氮化硅同样采用LPCVD的方法生长，反应气体为二氯甲硅烷（SiH2Cl2）与氨气（NH3），生长温度为700-800℃，工作压力为0-1 托，生长厚度20-50nm。进一步优化的实施例为所述源漏电极8的电极材料为Ti/Al/Ni/Au或Ti/W/Pt/Au。刻蚀复合介质材料层7和高介电常数介质材料层6，刻蚀出源漏电极通孔，淀积金属形成源漏电极8；采用干法刻蚀（SF6＋O2）工艺刻蚀复合介质材料层7和高介电常数材料层6，形成源漏电极通孔。在干法刻蚀工艺步骤中，需要调节反应气体的组分，以控制刻蚀速率和选择比。源漏电极8可以为传统半导体器件欧姆接触电极材料，如钛、铝、铂、金等金属或者它们之间的合金。其制作工艺可以采用真空蒸发、磁控溅射、电子束蒸发等多种工艺。进一步优化的实施例为所述栅电极9的电极材料为Ni/Au。光刻并刻蚀复合介质材料层7，刻蚀出栅极槽，淀积金属形成栅电极9；采用干法刻蚀（SF6＋O2）工艺刻蚀复合介质材料层7，形成栅极槽；在干法刻蚀工艺步骤中，需要调节反应气体的组分，以控制刻蚀速率和选择比，同时要求精确控制刻蚀时间，避免过刻蚀。栅电极9可以为传统半导体器件肖特基接触电极材料，如镍、铂、金等金属或者它们之间的合金。其制作工艺可以采用真空蒸发、磁控溅射、电子束蒸发等多种工艺。对于原子层淀积：与其他薄膜淀积方式相比，原子层淀积能够精确控制薄膜的厚度和组分。同时淀积薄膜与衬底有陡直的界面，能够在大面积上淀积厚度均匀、无晶粒晶界及保形性优良的超薄薄膜。此外原子层淀积技术所需的工艺温度远低于其他化学气相淀积方法，一般都在400℃以下，可以在相对低的工艺温度下生长高质量的薄膜，是一种非常有前景的薄膜制备方法。原子层淀积是一种气-固相反应，每一步的生长都是自限制，最大特点是每个步骤仅生长一个单原子层。原子层淀积具有很好的三维保形性，100%台阶覆盖，良好的厚度均匀性，大面积本文档来自技高网...

【技术保护点】
一种降低漏电流的GaN器件，其特征在于：该GaN器件自下而上依次包括衬底（1）、AlN缓冲层（2）、非掺杂GaN外延层（3）、掺杂AlGaN势垒层（4）、高介电常数介质材料层（6）和复合介质材料层（7）；所述非掺杂GaN外延层（3）和高介电常数介质材料层（6）之间设有注入区（5），所述高介电常数介质材料层（6）和复合介质材料层（7）刻蚀并淀积有源漏电极（8），所述复合介质材料层（7）刻蚀并淀积有栅电极（9）。

【技术特征摘要】
1.一种降低漏电流的GaN器件，其特征在于：该GaN器件自下而上依次包括衬底（1）、AlN缓冲层（2）、非掺杂GaN外延层（3）、掺杂AlGaN势垒层（4）、高介电常数介质材料层（6）和复合介质材料层（7）；所述非掺杂GaN外延层（3）和高介电常数介质材料层（6）之间设有注入区（5），所述高介电常数介质材料层（6）和复合介质材料层（7）刻蚀并淀积有源漏电极（8），所述复合介质材料层（7）刻蚀并淀积有栅电极（9）。2.根据权利要求1所述的一种降低漏电流的GaN器件，其特征在于：衬底（1）可以为蓝宝石、SiC或者Si，非掺杂GaN外延层（3）厚度为1-3μm，掺杂AlGaN势垒层（4）厚度为2...

【专利技术属性】
技术研发人员：王敬轩，王永维，王勇，
申请(专利权)人：中国电子科技集团公司第十三研究所，
类型：新型
国别省市：河北;13