半导体存储器件、存储器系统及其刷新方法技术方案

一种半导体存储器件包括：单元阵列，其包括用于存储数据的多个DRAM单元；以及刷新控制逻辑器件，其根据从外部提供的访问场景信息来刷新多个DRAM单元。刷新控制逻辑器件参考访问场景信息和多个DRAM单元的保留特性来确定多个DRAM单元的刷新时间，并根据所确定的刷新时间来刷新多个DRAM单元。

Semiconductor Memory Devices, Memory Systems and New Refreshing Method

【技术实现步骤摘要】
半导体存储器件、存储器系统及其刷新方法相关申请的交叉引用本申请要求于2017年11月6日在韩国知识产权局递交的韩国专利申请No.10-2017-0146808的优先权，其全部内容通过引用合并于此。
本文公开的本专利技术构思的实施例涉及半导体存储器件、半导体存储器件的操作、包括半导体存储器件的存储器系统及其刷新方法。
技术介绍
用于各种电子系统中的半导体存储器件的容量和速度正响应于用户对高性能的需求而增加。针对诸如动态随机存取存储器(DRAM)之类的易失性存储器件，以存储在存储单元电容器中的电荷的形式对数据进行存储。由于存储在存储单元电容器中的电荷随着时间的推移而泄漏，所以DRAM具有有限的数据保留特性。为了解决这种有限的数据保留特性，DRAM执行刷新操作以保留存储在存储单元电容器中的数据。访问DRAM的存储器控制器(诸如DRAM控制器)可以例如通过以下方式管理和控制DRAM：允许DRAM以由DRAM确定的时序执行其刷新操作、或者以由DRAM控制器确定的时序提供刷新指令。DRAM可以根据从主机提供的刷新命令在给定的时段刷新其存储单元。然而，为了控制刷新操作，主机的系统复杂性可能增加。为了对外部命令进行解码和执行刷新操作的目的，DRAM还可以包括诸如命令解码器、定时器等的组件。在一些系统中，基于给定的场景或特定使用，在预设的时间从DRAM读取数据以及将数据写入DRAM。因此，对DRAM的这种访问可能不是典型的随机访问。例如，在DRAM被用作临时存储图像数据的帧缓冲器的情况下，图像处理处理器基于特定场景定期访问DRAM，而不是随机地访问DRAM。当基于特定场景访问DRAM时，DRAM可以在没有额外的外部刷新命令的情况下在可能时执行刷新操作。在基于场景被访问的DRAM的情况下，可以提高刷新操作的效率，从而使得可以实现系统的简化和低功率。
技术实现思路
本专利技术构思的实施例提供了一种半导体存储器件、系统和刷新方法，其能够基于特定场景提高正在被访问的半导体存储器件的刷新操作的效率。根据示例性实施例，半导体存储器件包括：单元阵列，其包括用于存储数据的多个DRAM单元；以及刷新控制逻辑器件，其根据从外部源提供的访问场景信息来刷新多个DRAM单元。刷新控制逻辑器件被配置为参考访问场景信息和多个DRAM单元的保留特性来确定多个DRAM单元的刷新时间，并且被配置为根据所确定的刷新时间刷新多个DRAM单元。根据示例性实施例，存储器系统包括主机和DRAM，主机根据访问场景在数据保留时间期间在缓冲器中记录数据和读取数据。DRAM作为主机的缓冲器被提供，并被配置为根据从主机接收的访问场景的时间信息进行操作。DRAM被配置为对记录有数据的存储区域执行自刷新操作。这种自刷新操作可以限于在数据保留时间期间不允许主机对数据的访问的非操作时段。DRAM的自刷新操作可以使用时间信息并且可以通过外部刷新启用信号来发起。根据示例性实施例，基于场景在其中写入数据和读取数据的半导体存储器件的刷新方法包括：从外部设备接收取决于访问场景的数据保留时间和包括在数据保留时间中的非操作时段的长度，通过使用非操作时段的长度和存储单元的特性参数来计算写入数据的存储区域的刷新时间，以及在非操作时段期间以取决于计算的刷新时间的时序刷新存储区域。附图说明通过参考附图详细描述本专利技术构思的示例性实施例，本专利技术构思的以上和其他目的以及特征将变得显而易见。图1是示出了根据本专利技术构思的实施例的存储器系统的框图图2是示出了主机基于场景访问DRAM的方式的视图图3是示出了图1的主机的示例的框图图4是示出了根据本专利技术构思的实施例的执行基于场景的刷新操作的DRAM的框图图5是示出了图4的刷新控制逻辑器件的示例性配置的框图图6A和图6B是示出了图5中所示出的刷新模式寄存器的示例性配置的表格图7是示出了图4的刷新控制逻辑器件的操作的流程图图8是示出了本专利技术构思的存储器系统中的主机和DRAM之间的交互的视图图9是示出了根据本专利技术构思的另一实施例的执行基于场景的刷新操作的DRAM的框图图10是示出了图9的刷新控制逻辑器件的实施例的框图图11是示出了图9的刷新控制逻辑器件的另一实施例的框图图12是示出了图9的刷新控制逻辑器件的另一实施例的框图图13是示出了根据本专利技术构思的另一实施例的存储器系统的框图图14是示出了图13的DRAM的示例的框图图15是示出了图14的刷新控制逻辑器件的操作的流程图图16是示出了根据本专利技术构思的实施例的包括半导体存储器件的便携式终端的框图。具体实施方式应该理解，下面的详细描述作为示例被提供。在附图和说明书中使用相同的附图标记来指示所引用的结构可以与在别处公开的结构相同。在下文中，使用同步DRAM(SDRAM)作为半导体器件的示例来描述本专利技术构思的特征和功能。然而，应该理解，本专利技术适用于其他类型的存储器。图1是示出了根据本专利技术构思的实施例的存储器系统的框图，包括主机10和DRAM100。DRAM100可以形成为单个半导体芯片(其与形成主机10的一个或多个半导体芯片分离)中的集成电路(IC)。然而，DRAM100可以形成为形成主机10的全部或一部分的相同的半导体芯片内的集成电路。应该明白，虽然针对单个DRAM100对本公开进行了描述，但是可以如本文中针对单个DRAM100所描述的那样，在具有主机10的系统中使用若干DRAM100(可以使用若干DRAM半导体芯片来缓冲数据块，诸如由主机10提供的帧图像数据)。主机10可以使用DRAM100作为缓冲器、工作存储器或主存储器。主机10可以基于场景访问DRAM100。例如，主机10可以以写入固定容量的数据的方式访问DRAM100，并且仅将所存储的数据保留给定的预设时间。主机10可以使用DRAM100作为基于场景的缓冲存储器。可以根据基于场景的访问控制在诸如移动电话、用于数字电视(TV)的应用处理器(AP)、用于帧速率控制(FRC)的没备等的系统中使用的帧缓冲器。主机10可以在内部配置为包括用于访问DRAM100的固定的DRAM访问场景15。可以遵循DRAM访问场景15的规则来进行主机10对DRAM100的访问。主机10可以基于DRAM访问场景15将访问场景信息ASI发送到DRAM100。可以以各种方式提供访问场景信息ASI。在该示例中，访问场景信息ASI作为模式寄存器写入(MRW)的一部分(例如，用写入DRAM100的(例如，模式寄存器集合(MRS)的)模式寄存器的命令提供的)被发送到DRAM100。DRAM100可以根据从主机10提供的访问场景信息ASI来执行单元阵列110的刷新操作。刷新控制逻辑器件170参考其中写入有访问场景信息ASI的DRAM100的模式寄存器(未示出)，计算用于刷新单元阵列110的最佳刷新时间。刷新时间可以是刷新DRAM100的各行存储单元的时序。刷新控制逻辑器件170可以响应于计算的最佳刷新时间对存储单元执行刷新操作。图2是示出了主机基于场景访问DRAM的方式的视图。参考图2，主机10可以在DRAM100中写入数据直到时间T2，然后可以读取写入的数据直到时间T3。当DRAM100被用作图像处理设备的帧缓冲器时，可以根据特定的访问场景输入和输出数据。例如，可以根据下面的访问场景读取视频图像的每个帧以及将视本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：单元阵列，包括用于存储数据的多个动态随机存取存储器DRAM单元；以及刷新控制逻辑器件，被配置为根据从外部源提供的访问场景信息来刷新所述多个DRAM单元，其中，所述刷新控制逻辑器件被配置为参考所述访问场景信息和所述多个DRAM单元的保留特性来确定所述多个DRAM单元的刷新时间，并且被配置为根据所确定的刷新时间来刷新所述多个DRAM单元。

【技术特征摘要】
2017.11.06 KR 10-2017-01468081.一种半导体存储器件，包括：单元阵列，包括用于存储数据的多个动态随机存取存储器DRAM单元；以及刷新控制逻辑器件，被配置为根据从外部源提供的访问场景信息来刷新所述多个DRAM单元，其中，所述刷新控制逻辑器件被配置为参考所述访问场景信息和所述多个DRAM单元的保留特性来确定所述多个DRAM单元的刷新时间，并且被配置为根据所确定的刷新时间来刷新所述多个DRAM单元。2.根据权利要求1所述的半导体存储器件，其中，所述访问场景信息包括：数据保留时间，指示所述数据应该保留在所述多个DRAM单元中的持续时间；以及总刷新时间，包括在所述数据保留时间内的至少一个非操作时段的总持续时间，在所述至少一个非操作时段内不允许对所述多个DRAM单元的外部访问。3.根据权利要求2所述的半导体存储器件，其中，所述刷新控制逻辑器件将所述总刷新时间的与刷新窗口相对应的部分除以要刷新的单元阵列的行的数量，以计算所述刷新时间。4.根据权利要求2所述的半导体存储器件，其中，如果所确定的刷新时间比预定值短，则所述刷新控制逻辑器件将刷新不可用信息输出到外部设备。5.根据权利要求2所述的半导体存储器件，还包括与所述刷新控制逻辑器件通信的刷新模式寄存器，所述刷新模式寄存器包括：刷新时间寄存器，被配置为存储所述总刷新时间；以及失效位模式寄存器，被配置为存储对可接受的失效位的数量加以指示的值。6.根据权利要求5所述的半导体存储器件，其中，所述刷新控制逻辑器件还包括：刷新时钟控制器，被配置为响应于由所述刷新模式寄存器指示的所述总刷新时间和所述可接受的失效位的数量中的至少一个来调整刷新时钟的频率。7.根据权利要求2所述的半导体存储器件，其中，所述刷新控制逻辑器件被配置为响应于外部接收的刷新启用信号，发起对所述多个DRAM单元的刷新操作。8.根据权利要求1所述的半导体存储器件，还包括：温度传感器，被配置为感测所述半导体存储器件的操作温度并将所感测的操作温度提供给所述刷新控制逻辑器件，其中，所述刷新控制逻辑器件被配置为根据所感测的操作温度来调整所述刷新时间。9.根据权利要求1所述的半导体存储器件，还包括：命令解码器，被配置为对从所述外部源接收的命令进行解码，并响应于解码的命令来生成内部控制信号，其中，所述命令解码器未被配置为对用于发起刷新操作的刷新命令进行解码。10.根据权利要求9所述的半导体存储器件，还包括刷新模式寄存器，被配置为存储所述访问场景信息。11.一种存储器系统，包括：主机，被配置...

【专利技术属性】
技术研发人员：张敏洙，徐恩圣，裴升浚，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR