刷新计数器电路和方法、刷新计数器及存储器技术

本发明专利技术提供一种刷新计数器电路，包括刷新地址模块，刷新地址模块为利用格雷码算法编码的产生地址码的格雷码刷新地址模块；还包括刷新时钟模块，用于产生芯片做一次刷新的时钟信号，并且用于产生芯片上电初始化启动信号，格雷码刷新地址模块接收刷新时钟模块传输的时钟信号；同步地址输出模块，接收刷新时钟模块的时钟信号和电初始化启动信号，并且接收和同步格雷码刷新地址模块产生的格雷码算法编码的地址信号；地址清零模块，接收刷新时钟模块的电初始化启动信号，并且用于接收地址信号并输出到格雷码刷新地址模块；本发明专利技术利用格雷码作为刷新计数器电路的编址，实现每次最少地址变化，减少组合逻辑的竞争冒险和故障，降低电流消耗。

Refresh Counter Circuit and Method, Refresh Counter and Memory

【技术实现步骤摘要】
刷新计数器电路和方法、刷新计数器及存储器
本专利技术涉及一种DRAM(DynamicRandomAccessMemory)存储器内刷新计数器(Refreshcounter)的刷新计数器电路，尤其是一种利用格雷码(Graycode)算法编码生成刷新地址的刷新计数器电路和方法、刷新计数器以及存储器。
技术介绍
DRAM，即动态随机存取存储器，最为常见的系统内存。DRAM只能将数据保持很短的时间。为了保持数据，DRAM使用电容存储，所以必须隔一段时间刷新(refresh)一次，如果存储单元没有被刷新，存储的信息就会丢失。DRAM刷新是靠其内部电容电位来记录其逻辑值的，但是电容因各方面的技术困难无可避免的有显著的漏电现象(放电现象)而使电位下降，于是需要周期性地对高电位电容进行充电而保持其稳定。现有DRAM内部刷新计数器(Refreshcounter)多采用行地址信号(RAS)和列地址信号(CAS)进行刷新操作，且不可以直接产生以格雷码做编码的地址信号，容易发生故障，增加电流消耗。
技术实现思路
本专利技术提供一种利用格雷码算法编码生成刷新地址形成计数实现省电的刷新计数器电路和方法、刷新计数器以及存储器，以至少解决现有技术中的以上技术问题。为达到上述目的，本专利技术一种刷新计数器电路，包括刷新地址模块，所述刷新地址模块为利用格雷码算法编码生成刷新地址产生计数的格雷码刷新地址模块。进一步地，还包括：刷新时钟模块，用于产生芯片做一次刷新的时钟信号，同时也用于产生芯片上电初始化启动信号，所述格雷码刷新地址模块接收刷新时钟模块传输的时钟信号；同步地址输出模块，接收刷新时钟模块的时钟信号和电初始化启动信号，并且接收和同步格雷码刷新地址模块产生的格雷码算法编码的地址信号同时输出同步后的地址信号；地址清零模块，接收刷新时钟模块的电初始化启动信号，并且接收同步地址输出模块输出的地址信号并输出到格雷码刷新地址模块直至接收的地址信号循环一周期后地址清零模块产生内部复位信号将地址信号归零。进一步地，所述刷新时钟模块包括刷新时钟，与所述格雷码刷新地址模块和所述同步输出地址模块通信连接，用于发送芯片做一次刷新命令；启动器，与地址清零模块和所述同步输出地址模块通信连接，用于发送芯片上电初始化启动信号。进一步地，所述地址清零模块包括有序设置m个地址输入接口，所述地址输入接口的输入端与所述同步输出地址模块通信连接，所述地址输入接口的输出端与第一或非门(或非门，NORgate，是数字逻辑电路中的基本元件，实现逻辑或非功能)的输入端通信连接，其中10<m<20；其中，末尾序号的所述地址输入接口在所述第一或非门之前还设置有第一非门(非门，NOTgate，又称非电路、反相器、倒相器、逻辑否定电路，简称非门，是逻辑电路的基本单元)；所述第一非门输入端与地址输入接口通信连接，所述第一非门输出端与所述第一或非门输入端通信连接；所述启动器与第二或非门输入端通信连接，所述第一或非门输出端与第二非门的输入端通信连接，所述第二或非门的输出端与第二非门的输入端通信连接，所述第二非门的输出端与所述格雷码刷新地址模块通信连接。进一步地，所述格雷码刷新地址模块包括q个依次通信连接的第一功能单元，其中q>2；所述第一功能单元包括地址输入接口(Din)、输出接口(Q)、时钟信号接口(CK)以及复位信号接口(Reset)，所述第一功能单元的复位信号接口与所述地址清零模块通信连接，所述时钟信号接口与所述刷新时钟通信连接；其中，第1个所述第一功能单元的输出接口分别与第三非门输入端、第1个异或门(异或门，Exclusive-ORgate，简称XORgate，又称EORgate、ExORgate，是数字逻辑中实现逻辑异或的逻辑门)输入端、第2个异或门输入端通信连接，所述第三非门输出端与第1个所述第一功能单元的地址输入接口通信连接；第1个所述异或门与所述同步输出地址模块通信连接，第2个所述异或门的输出端与第2个所述第一功能单元的地址输入接口通信连接；第n个所述第一功能单元的输出接口与第2n-3个异或门输入端、第2n-2个异或门输入端、第2n-1个异或门输入端通信连接，第2n-3个异或门和第2n-1个异或门的输出端与所述同步输出地址模块通信连接，第2n-2个异或门输出端与第n个所述第一功能单元的地址输入接口通信连接，其中1<n≤q；其中，还包括q-2个与门(与门，ANDgate，又称“与电路”、逻辑“积”、逻辑“与”电路，是执行“与”运算的基本逻辑门电路)；第1个所述与门输出端与第4个异或门输入端通信连接，第1个所述与门的输入端分别依次与第1个所述第一功能单元的输出接口和第2个所述第一功能单元的输出接口通信连接；第n个所述与门输出端与第2n个异或门输入端通信连接，第n个所述与门输入端分别依次与第1、2、…n+1个所述第一功能单元的输出接口通信连接。进一步地，所述时钟信号接口与所述刷新时钟之间还设置有延时时钟电路(Refreshclockdelay)，所述延时时钟电路包括若干输入端和输出端依次通信连接的非门，其中，所述刷新时钟与首端的非门的输入端通信连接，所述时钟信号接口与尾端的非门输出端连接。进一步地，所述同步输出地址模块包括若干第二功能单元，所述第二功能单元包括地址输入接口、输出接口、时钟信号接口以及复位信号接口，所述时钟信号接口与所述刷新时钟通信连接，所述复位信号接口与所述启动器通信连接，所述地址输入接口与所述格雷码刷新地址模块通信连接，所述输出接口与所述地址清零模块通信连接。为达到上述目的，本专利技术一种利用格雷码算法编码生成刷新地址的方法，包括：步骤S01：接收刷新信号后格雷码刷新地址模块通过逻辑电路产生符合以格雷码算法编码的刷新地址信号并输出。进一步地，所述步骤S01之前还包括步骤：发出芯片上电初始化需要的启动信号启动地址清零模块和同步输出地址模块；发出一次刷新命令的时钟信号分别输入至格雷码刷新地址模块和同步输出地址模块。进一步地，所述步骤S01具体包括：格雷码刷新地址模块接收时钟信号后通过逻辑电路产生符合格雷码算法编码的地址信号Ai〈0〉；格雷码刷新地址模块将地址信号Ai〈0〉输出至同步输出地址模块；所述步骤S01之后还包括：步骤S02：同步输出地址模块通过同一时钟信号将地址信号Ai〈0〉进行同步变为以格雷码算法编码的地址信号A〈0〉，同时将以格雷码算法编码的地址信号A〈0〉输出至地址清零模块；步骤S03：地址清零模块接收以格雷码算法编码的地址信号A〈0〉并将满足逻辑电路要求的格雷码地址信号A〈0〉输出至格雷码刷新地址模块；步骤S04：格雷码刷新地址模块重复步骤S01，通过逻辑电路产生符合格雷码算法编码的地址信号Ai〈1〉并如步骤S02所述将地址信号Ai〈1〉利用同一时钟信号同步输出以格雷码算法编码的地址信号A〈1〉并输至地址清零模块；步骤S05：地址清零模块接收以格雷码算法编码的地址信号A〈1〉并将满足逻辑电路要求的格雷码地址信号A〈1〉输出至格雷码刷新地址模块；步骤S06：重复上述步骤S02-S06，直至地址清零模块输出以格雷码算法编码的地址信号A〈m〉后，以格雷码算法编码的地址信号循环一个周期，地址清零模块通过逻辑电路产生内部复位(ResetInt)信本文档来自技高网...

【技术保护点】
1.一种刷新计数器电路，包括刷新地址模块，其特征在于，所述刷新地址模块为利用格雷码算法编码生成刷新地址产生计数的格雷码刷新地址模块。

【技术特征摘要】
1.一种刷新计数器电路，包括刷新地址模块，其特征在于，所述刷新地址模块为利用格雷码算法编码生成刷新地址产生计数的格雷码刷新地址模块。2.如权利要求1所述的刷新计数器电路，其特征在于，还包括：刷新时钟模块，用于产生芯片做一次刷新的时钟信号，并且用于产生芯片上电初始化启动信号，所述格雷码刷新地址模块接收刷新时钟模块传输的时钟信号；同步地址输出模块，接收刷新时钟模块的时钟信号和电初始化启动信号，并且接收和同步格雷码刷新地址模块产生的格雷码算法编码的地址信号同时输出同步后的地址信号；地址清零模块，接收刷新时钟模块的电初始化启动信号，并且用于接收同步地址输出模块输出的地址信号并输出到格雷码刷新地址模块直至接收的地址信号循环一周期后产生内部复位信号将地址信号归零。3.如权利要求2所述的刷新计数器电路，其特征在于，所述刷新时钟模块包括：刷新时钟，与所述格雷码刷新地址模块和所述同步输出地址模块通信连接，用于发送芯片做一次刷新命令；启动器，与地址清零模块和所述同步输出地址模块通信连接，用于发送芯片上电初始化启动信号。4.如权利要求2所述的刷新计数器电路，其特征在于，所述地址清零模块包括：有序设置的m个地址输入接口，所述地址输入接口的输入端与所述同步输出地址模块通信连接，所述地址输入接口的输出端与第一或非门的输入端通信连接，其中10<m<20；其中，末尾序号的所述地址输入接口在所述第一或非门之前还设置有第一非门；所述第一非门输入端与地址输入接口通信连接，所述第一非门输出端与所述第一或非门输入端通信连接；所述启动器与第二或非门输入端通信连接，所述第一或非门输出端与第二非门的输入端通信连接，所述第二或非门的输出端与第二非门的输入端通信连接，所述第二非门的输出端与所述格雷码刷新地址模块通信连接。5.如权利要求2所述的刷新计数器电路，其特征在于，所述格雷码刷新地址模块包括：依次通信连接的q个第一功能单元，所述第一功能单元包括地址输入接口、输出接口、时钟信号接口以及复位信号接口，所述第一功能单元的复位信号接口与所述地址清零模块通信连接，所述时钟信号接口与所述刷新时钟通信连接，其中q>2；其中，第1个所述第一功能单元的输出接口分别与第三非门输入端、第1个异或门输入端、第2个异或门输入端通信连接，所述第三非门输出端与第1个所述第一功能单元的地址输入接口通信连接；第1个所述异或门与所述同步输出地址模块通信连接，第2个所述异或门的输出端与第2个所述第一功能单元的地址输入接口通信连接；第n个所述第一功能单元的输出接口与第2n-3个异或门输入端、第2n-2个异或门输入端、第2n-1个异或门输入端通信连接，第2n-3个异或门和第2n-1个异或门的输出端与所述同步输出地址模块通信连接，第2n-2个异或门输出端与第n个所述第一功能单元的地址输入接口通信连接，其中1<n≤q；其中，还包括q-2个与门；第1个所述与门输出端与第4个异或门输入端通信连接，第1个所述与门的输入端分别依次与第1个所述第一功能单元的输出接口和第2个所述第一功能单元的输出接口通信连接；第n所述与门输出端与第2n异或门输入端通信连接，第n所述与门输入端分别依次与第1、2、…n+1个所述第一功能单元的输出接口通信连接。6.如权利要求5所述的刷新计数器电路，其特征在...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽,34