具有降低的基线刷新速率与对弱单元的附加刷新的存储器芯片制造技术

本发明专利技术公开了具有降低的基线刷新速率与对弱单元的附加刷新的存储器芯片。描述了一种由存储器芯片执行的方法。该方法包含特别地请求对存储器芯片的弱存储单元的附加刷新，所述弱存储单元比存储器芯片的其他存储单元更快地耗尽其电荷。附加刷新被添加到应用于弱存储单元和其他存储单元的分布式基线刷新命令序列。分布式基线刷新命令序列具有根据其他存储单元的电荷耗尽特性确定的刷新速率。

【技术实现步骤摘要】
具有降低的基线刷新速率与对弱单元的附加刷新的存储器芯片
本专利技术的领域总体上与计算科学有关，并且更具体地，与具有降低的基线刷新速率与对弱单元的附加刷新的存储器芯片有关。
技术介绍
许多计算机系统中的相关问题是系统存储器（也称为“主存储器”）。这里，如本领域所理解的，计算系统通过执行存储在系统存储器中的程序代码以及从/向系统存储器读取/写入该程序代码对其进行操作的数据来操作。照此，在计算系统的操作过程期间，系统存储器由于许多程序代码和数据读取以及许多数据写入而被大量利用。因此，寻找用以提高系统存储器访问性能的方式是计算系统工程师的动机。附图说明根据以下详细描述，结合附图，能够获得对本专利技术的更好的理解，在附图中：图1示出了存储器阵列（现有技术）；图2示出了具有弱单元表的存储器芯片；图3示出了传统刷新方案和改进刷新方案的比较；图4示出了能够执行改进的刷新方案的存储器系统；图5示出了执行改进的刷新方案的方法；图6示出了计算系统。具体实施方式当今的存储器实现方式典型地包含通过存储器通道（也称为存储器总线）耦合到存储器控制器的动态随机存取存储器（DRAM）芯片。存储器控制器负责向DRAM存储器芯片发送合适的命令以用于向/从DRAM存储器芯片写入/读取数据，但是还发送使DRAM存储器芯片保持在适当工作状况中的各种其他类型的命令。这些命令之一是刷新命令。如本领域所知，DRAM存储器的存储单元是小电容。由单元存储的信息是由电容存储的电荷量的函数（例如，第一电荷量对应于“1”，并且第二电荷量对应于“0”）。不幸的是，DRAM存储器的存储单元随着时间的推移而耗尽其电荷，这继而要求它们周期性地“刷新”有附加的电荷以保留它们存储的数据。图1示出了DRAM存储器的存储单元阵列101，其能够被视为N行和M列。许多存储单元（例如，8个、16个、32个）典型地与行和列的每个交点相关联。根据“分布式”刷新方案，为DRAM存储器的存储单元建立一个Refresh_Cycle_Interval，其定义阵列中的每个单元多长时间将被刷新一次。在运行时间期间，存储器控制器连续地向DRAM存储器的存储单元阵列的行发送刷新命令，然后重复该过程，使得每个Refresh_Cycle_Interval，每行接收一个刷新命令。连续刷新命令（例如，发送到第一和第二相邻行）之间的时间量被称为Refresh_Time。也就是说，Refresh_Cycle_Interval=(Refresh_Time)/(#_of_Rows)等式1问题在于，由于DRAM存储单元的尺寸随着每个新的制造世代而缩小，它们趋向于更快地耗尽其电荷。单元更快地耗尽其电荷的趋势增加了必须从存储器控制器发送刷新命令所用的频率，这继而降低了存储器通道和/或存储器芯片的性能，因为以读取/写入信号为代价，更多的时间被投入到刷新信号。附加地，存储器系统的功耗增加，因为较高的刷新速率类似于恒定的、较高频率的后台写入过程。有趣的是，大量存储单元所需的刷新周期间隔比实际使用的Refresh_Cycle_Interval长得多。也就是说，典型地，存储单元阵列101中的大多数存储单元不需要以它们被刷新所用的速率而刷新（它们可以以较长的间隔被刷新并且仍然适当地保留它们的数据）。这里，建立的Refresh_Cycle_Interval基本上由阵列101中的少得多的“最弱的”存储单元驱动。也就是说，较小百分比的制造单元需要更频繁的刷新（它们更快地泄漏其电荷）。因为这些较弱的单元需要更频繁的刷新，所以存储器阵列101中的所有存储单元以较快的速率刷新，即使大多数存储单元实际上不需要该较快的速率。例如，如果64ms是标称的Refresh_Cycle_Interval配置设置，那么如果Refresh_Cycle_Interval增加到128ms，则存储器阵列101中的绝大多数存储单元能够可靠地保留它们的数据。因此，改进的方案是增加基线Refresh_Cycle_Interval（例如，至128ms），然后特别地将更频繁的刷新发送到实际需要所述更频繁的刷新的相对较少的较弱存储单元。因此，图2示出了改进的DRAM存储器芯片200，其维护标识其存储单元中的哪些存储单元需要更频繁的刷新的内部信息（弱单元表202）。当较弱单元的相应下一个刷新时间即将来临时，DRAM存储器芯片200将相应的特殊请求发送到存储器控制器以发出特殊刷新命令。这里，在各种实施例中，特殊刷新命令是“特殊的”，因为其生成是由一个或多个较弱单元的需要触发的（例如，是响应于特殊刷新请求而发送的）而不是由于任何特殊刷新命令格式化（存储器控制器使用存储器通道上的标称/标准刷新命令（REF）格式化和/或定时来发送特殊刷新命令）。存储器控制器通过发送特殊刷新命令进行响应，DRAM存储器芯片200将该特殊刷新命令应用于存储器单元阵列201内的较弱单元的刷新。这里，针对较弱单元的刷新命令被认为是特殊的，因为为DRAM存储器芯片建立了较慢的基线Refresh_Cycle_Interval，存储器控制器根据该基线Refresh_Cycle_Interval发出周期性刷新命令。在一些实施例中，存储器控制器在DRAM存储器芯片没有预先针对基线刷新请求而发送请求的情况下发出基线刷新请求，而在其他实施例中，存储器控制器响应于DRAM存储器芯片预先发送的刷新请求而发出基线刷新请求。为了便于讨论，以下描述将主要涉及其中存储器芯片向存储器控制器发出基线请求的实施例。如上面提及的，在各种实施例中，由存储器控制器以较慢基线Refresh_Cycle_Interval发送的标称刷新命令是用于生成针对在较慢基线速率下能够可靠地保留其数据的大多数存储单元的刷新的唯一的刷新命令。图3示出了与具有较高基线速率的传统方案相比的改进方案的刷新命令定时的示例。这里，刷新命令序列301对应于其中刷新命令以每64ms的较高基线速率发送到每一行的传统方案。在该特定示例中，为了便于说明，假设存储器阵列仅包含二十行。照此，以64ms的基线速率分别刷新二十行中的每个。根据等式1，连续刷新之间的时间是64ms/20=3.2ms。相比之下，关于序列302中描绘的改进方案，利用128ms的基线速率，其将针对基线刷新模式的刷新之间的时间设置为128ms/20=6.4ms（基线刷新被描绘为实刷新箭头）。因此，在序列302的改进方案中基线刷新频率减半，其基本上释放存储器通道和/或存储器芯片带宽以服务读取/写入请求，和/或减少存储器控制器和DRAM存储器刷新DRAM的存储单元所消耗的电力。改进的序列302还示出了“特殊”刷新命令（描绘为虚线箭头），其是特别地为如果其以128ms基线速率刷新则可能丢失其数据的那些（相对较少的）DRAM存储单元发送的。这里，较弱的单元中的一些需要大约每64ms被刷新，而其他明显较弱（最弱）的单元需要大约每32ms被刷新。如序列302所描绘的，行0、1、5、7、8、9、11、13、15、18和19被理解为不包含任何较弱的单元。照此，如在序列302中所观察到的，这些行中的每一行每128ms被刷新。相比之下，行2、3、4、10、16和17被理解为含有需要大约每64ms进行刷新的较弱的单元，但不包含需要每32m本文档来自技高网...

【技术保护点】
1.一种存储器芯片，包括：存储单元阵列；嵌入式存储器电路，用以存储标识所述存储单元中的弱存储单元的信息，所述弱存储单元比所述存储单元中的其他存储单元更快地耗尽其电荷；特殊刷新请求逻辑电路，耦合到所述嵌入式存储器电路，所述特殊刷新请求逻辑电路用以代表所述存储单元中的弱存储单元向存储器控制器发送特殊刷新请求，以便比所述存储单元中的其他存储单元更频繁地刷新所述存储单元中的弱存储单元。

【技术特征摘要】
2017.09.25 US 15/7147891.一种存储器芯片，包括：存储单元阵列；嵌入式存储器电路，用以存储标识所述存储单元中的弱存储单元的信息，所述弱存储单元比所述存储单元中的其他存储单元更快地耗尽其电荷；特殊刷新请求逻辑电路，耦合到所述嵌入式存储器电路，所述特殊刷新请求逻辑电路用以代表所述存储单元中的弱存储单元向存储器控制器发送特殊刷新请求，以便比所述存储单元中的其他存储单元更频繁地刷新所述存储单元中的弱存储单元。2.根据权利要求1所述的存储器芯片，其中，所述存储器芯片包括为所述特殊刷新请求保留的输出。3.根据权利要求1所述的存储器芯片，其中，所述输出是在JEDEC存储器通道标准中指定的。4.根据权利要求1所述的存储器芯片，其中，所述存储器芯片还包括命令解码逻辑电路，用以解码由所述存储器控制器响应于特殊刷新命令而发送的刷新命令。5.根据权利要求4所述的存储器芯片，其中，所述命令解码逻辑要耦合到存储器通道的CA总线。6.根据权利要求5所述的存储器芯片，其中，所述存储器通道的规范是在JEDEC工业标准中定义的。7.根据权利要求1所述的存储器芯片，其中，所述存储器芯片还包括行锤击检测逻辑电路。8.根据权利要求7所述的存储器芯片，其中，所述特殊刷新请求逻辑被耦合到所述行锤击检测逻辑电路，以在所述行锤击检测逻辑检测到行锤击状况时向所述存储器控制器发送特殊刷新请求。9.一种计算系统，包括：多个处理核；系统存储器控制器；系统存储器，耦合到所述系统存储器，所述系统存储器包括存储器芯片，所述存储器芯片包括下面的a），b）和c）：a）存储单元阵列；b）嵌入式存储器电路，用以存储标识所述存储单元中的弱存储单元的信息，所述弱存储单元比所述存储单元中的其他存储单元更快地耗尽其电荷；c）特殊刷新请求逻辑电路，耦合到所述嵌入式存储器电路，所述特殊刷新请求逻辑电路用以代表所述存储单元中的弱存储单元向存储器控制器发送特殊刷新请求，以便比所述存储单元中的其他存储单元更频繁地刷新所述存储单元中的弱存储单元。10.根据权利要求9所述的计算系统，其中，...

【专利技术属性】
技术研发人员：姜郁成，JB哈尔伯特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US