移位寄存器电路和动态随机存储器制造技术

本实用新型专利技术公开了一种移位寄存器电路和动态随机存储器，涉及集成电路技术领域。该移位寄存器电路应用于DDR4 SDRAM读取路径中，包括：级联的8个D触发器；或门，或门的第一输入端接收输入信号，或门的输出端与8个D触发器中的第1个D触发器的输入端连接；控制单元，至少分别与所述8个D触发器中的第i个D触发器、第8个D触发器以及或门的第二输入端连接；其中，i∈[1,7]且为正整数；其中，控制单元基于一控制信号控制移位寄存器电路的移位长度。本公开可以基于DDR4 SDRAM读取路径的不同场景控制读取路径内移位寄存器的移位长度。

Shift Register Circuit and Dynamic Random Memory

【技术实现步骤摘要】
移位寄存器电路和动态随机存储器
本公开涉及集成电路

，具体而言，涉及一种移位寄存器电路和动态随机存储器。
技术介绍
移位寄存器(ShiftRegister)是一种在若干相同时间脉冲下工作的以触发器为基础的器件。数据可以以并行或串行的方式输入到移位寄存器中，然后每个时间脉冲依次向左或右移动一个比特，在输出端进行输出。移位寄存器应用场景广泛，例如，可以利用移位寄存器构成计数器、顺序脉冲发生器、串行累加器、串行数据与并行数据之间转换的数据转换器等。随着存储器技术的发展，DDR4SDRAM(DoubleDataRateFourthSynchronousDynamicRandomAccessMemory，双数据速率四次同步动态随机存储器)应运而生，DDR4SDRAM具有较低的供电电压、较高的传输速率，其上的存储单元组(BankGroup)具有独立启动操作读、写等动作的特性。另外，相比于例如DDR3/DDR2的存储器，DDR4SDRAM在具有快速、省电特性的同时，还可以增强信号的完整性，提高了数据传输及存储的可靠性。在DDR4SDRAM的读取路径中，存在一移位寄存器，用于为读取路径中的锁存器(Latch)电路提供控制信号。目前，该移位寄存器的移位长度是固定的，当列地址选通信号延迟(ColumnAddressStrobeLatency或CASLatency)tCL和列操作间隔时间(CastoCasDelay)tCCD发生变化时，无法满足具体的读取场景的要求。需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
本公开的目的在于提供一种移位寄存器电路和动态随机存储器，进而至少在一定程度上解决现有DDR4SDRAM读取路径中移位寄存器的移位长度固定的问题。根据本公开的一个方面，提供一种移位寄存器电路，应用于DDR4SDRAM读取路径中，包括：级联的8个D触发器；或门，所述或门的第一输入端接收输入信号，所述或门的输出端与所述8个D触发器中的第1个D触发器的输入端连接；控制单元，至少分别与所述8个D触发器中的第i个D触发器、第8个D触发器以及所述或门的第二输入端连接；其中，i∈[1,7]且为正整数；其中，所述控制单元基于一控制信号控制所述移位寄存器电路的移位长度。可选地，所述控制单元为多路选择器，所述多路选择器具有第一输入端、第二输入端、控制端和输出端。可选地，所述多路选择器的第一输入端与第8个D触发器的第一输出端连接，所述多路选择器的第二输入端与第i个D触发器的第一输出端连接，所述多路选择器的控制端用于接收所述控制信号，所述多路选择器的输出端与所述或门的第二输入端连接。可选地，在所述多路选择器基于所述控制信号将第8个D触发器的第一输出端的信号发送至所述或门的第二输入端的第一工作模式下，所述8个D触发器中的每一D触发器的第二输出端与DDR4SDRAM读取路径中的锁存器电路连接，以向所述锁存器电路发送信号；以及/或者，在所述多路选择器基于所述控制信号将第i个D触发器的第一输出端的信号发送至所述或门的第二输入端的第二工作模式下，第1个D触发器至第i个D触发器中的每一D触发器的第二输出端与DDR4SDRAM读取路径中的锁存器电路连接，以向所述锁存器电路发送信号。可选地，所述移位寄存器电路还包括：控制信号产生单元，所述控制信号产生单元的输出端与所述多路选择器的控制端连接，用于向所述多路选择器的控制端发送所述控制信号。根据本公开的一个方面，提供一种动态随机存储器，包括上述任意一项所述的移位寄存器电路。在本公开的一些实施例所提供的技术方案中，为DDR4SDRAM读取路径中的移位寄存器电路配置一控制单元，该控制单元可以分别与8个D触发器中的第i个D触发器、第8个D触发器以及或门的输入端连接，用于基于一控制信号控制移位寄存器电路的移位长度。本公开的电路在满足DDR4SDRAM读取路径中移位寄存器电路能提供的最大移位长度的同时，可以通过控制信号来实现其他移位长度，满足了DDR4SDRAM读取路径在不同的应用场景下的需求。另外，在实际仅需移位寄存器中若干D触发器进行工作的情况下，可以通过该控制单元来控制剩余的D触发器不参与工作，由此，可以减少系统的功耗。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。附图说明此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：图1示意性示出了相关技术中移位寄存器的电路图；图2示意性示出了根据本公开的示例性实施例的移位寄存器的电路图；图3示意性示出了根据本公开的示例性实施方式的满足移位长度为8的情况下的波形图；图4示意性示出了根据本公开的示例性实施方式的满足移位长度为4的情况下的波形图。具体实施方式现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的组元、装置等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。应当理解的是，本公开所述的术语“第一”、“第二”、“第三”等仅是为了区别的目的，不应成为本公开的限制。在DDR4SDRAM的读取路径中，锁存器电路发挥着重要的作用，例如，锁存器电路可以实现对总线输出的数据进行锁存、实现并行数据的输入、实现串行数据的输出等。目前，通过一移位寄存器来向锁存器电路发送控制信号，以便对锁存器电路的工作状态进行控制。然而，移位寄存器的移位长度是固定的，当列地址选通信号延迟tCL和列操作间隔时间tCCD发生变化时，现有的移位寄存器将无法满足具体应用场景的要求。图1示出了相关技术的DDR4SDRAM读取路径中移位寄存器的电路图。参考图1，相关技术的移位寄存器可以由8个D触发器构成，每个D触发器均可以响应使能信号ENABLE、时钟信号CLK和复位信号RESET进行工作。其中，级联的8个D触发器中第8个D触发器的输出与一或门的一个输入端连接，或门的另一输入端用于接收移位寄存器的输入信号，或门的输出端与第1个D触发器的输入连接，由此可知，相关技术的移位寄存器的移位长度为8。DDR4SDRAM读取路径中移位寄存器的移位长度与列地址选通信号延迟tCL和列操作间隔时间tCCD有关，表1示出了模式寄存器MR0设定的列地址选通信号延迟tCL。表1其中，A12、A6、A5、A4本文档来自技高网...

【技术保护点】
1.一种移位寄存器电路，应用于DDR4SDRAM读取路径中，其特征在于，包括：级联的8个D触发器；或门，所述或门的第一输入端接收输入信号，所述或门的输出端与所述8个D触发器中的第1个D触发器的输入端连接；控制单元，分别与所述8个D触发器中的第i个D触发器、第8个D触发器以及所述或门的第二输入端连接，i∈[1,7]且为正整数；其中，所述控制单元基于一控制信号控制所述移位寄存器电路的移位长度。

【技术特征摘要】
1.一种移位寄存器电路，应用于DDR4SDRAM读取路径中，其特征在于，包括：级联的8个D触发器；或门，所述或门的第一输入端接收输入信号，所述或门的输出端与所述8个D触发器中的第1个D触发器的输入端连接；控制单元，分别与所述8个D触发器中的第i个D触发器、第8个D触发器以及所述或门的第二输入端连接，i∈[1,7]且为正整数；其中，所述控制单元基于一控制信号控制所述移位寄存器电路的移位长度。2.根据权利要求1所述的移位寄存器电路，其特征在于，所述控制单元为多路选择器，所述多路选择器具有第一输入端、第二输入端、控制端和输出端。3.根据权利要求2所述的移位寄存器电路，其特征在于，所述多路选择器的第一输入端与第8个D触发器的第一输出端连接，所述多路选择器的第二输入端与第i个D触发器的第一输出端连接，所述多路选择器的控制端用于接收所述控制信号，所述多路选择器的输出端与所述或门的第二输入端连接。4.根据权利要求3...

【专利技术属性】
技术研发人员：范习安，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34