半导体封装制造技术

实施方式提供一种能够谋求小型化的半导体封装。实施方式的半导体封装具备衬底、多个半导体存储器芯片、控制器芯片及密封树脂部。所述多个半导体存储器芯片在所述衬底的厚度方向上积层。所述控制器芯片配置在所述衬底与所述多个半导体存储器芯片之间、或者相对于所述多个半导体存储器芯片而与所述衬底相反的侧。所述密封树脂部将所述多个半导体存储器芯片与所述控制器芯片密封。所述多个半导体存储器芯片具有至少1个贯通电极，所述至少1个贯通电极在所述衬底的厚度方向贯通所述多个半导体存储器芯片中包含的1个以上的半导体存储器芯片而连接于所述控制器芯片。

【技术实现步骤摘要】
半导体封装[相关申请案]本申请案享有以日本专利申请案2017-178638号(申请日：2017年9月19日)为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体封装。
技术介绍
已知一种将多个半导体存储器芯片利用TSV(Through-SiliconVia，硅穿孔)电连接而成的存储器封装。而近年提出了一种半导体封装，它是将多个半导体存储器芯片与控制该多个半导体存储器芯片的控制器芯片安装在1个封装内而成。期待这种半导体封装能进一步小型化。
技术实现思路
本专利技术的实施方式提供一种能够谋求小型化的半导体封装。实施方式的半导体封装具备衬底、多个半导体存储器芯片、控制器芯片及密封树脂部。所述多个半导体存储器芯片在所述衬底的厚度方向上积层。所述控制器芯片配置在所述衬底与所述多个半导体存储器芯片之间、或者相对于所述多个半导体存储器芯片而与所述衬底相反的侧。所述密封树脂部将所述多个半导体存储器芯片与所述控制器芯片密封。所述多个半导体存储器芯片具有至少1个贯通电极，所述至少1个贯通电极在所述衬底的厚度方向贯通所述多个半导体存储器芯片中包含的1个以上的半导体存储器芯片而连接于所述控制器芯片。附图说明图1是表示第1实施方式的半导体封装的构成要素的框图。图2是表示第1实施方式的半导体封装的剖视图。图3是表示第1实施方式的半导体封装的构成要素的俯视图。图4是表示第2实施方式的半导体封装的剖视图。图5是表示第2实施方式的半导体封装的构成要素的俯视图。图6是表示第2实施方式的第1变化例的半导体封装的构成要素的俯视图。图7是表示第2实施方式的第2变化例的半导体封装的剖视图。图8是表示第3实施方式的半导体封装的剖视图。图9是表示第4实施方式的半导体封装的剖视图。图10是表示第4实施方式的第1变化例的半导体封装的剖视图。图11是表示第4实施方式的第2变化例的半导体封装的剖视图。图12是表示第5实施方式的半导体封装的剖视图。图13是表示参考形态的半导体封装的剖视图。具体实施方式以下，参照附图来说明实施方式的半导体封装。此外，以下的说明中，对具有相同或相似功能的构成标附相同符号。而且，存在省略这些构成的重复说明的情况。此处，先对+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向进行定义。+X方向、-X方向、+Y方向、及-Y方向例如为与半导体封装1的封装板40的第1面40a大致平行的方向。-X方向是与+X方向相反的方向。在不区分+X方向与-X方向的情况下，简称为“X方向”。+Y方向及-Y方向是与X方向交叉的(例如大致正交的)方向。-Y方向是与+Y方向相反的方向。在不区分+Y方向与-Y方向的情况下，简称为“Y方向”。+Z方向及-Z方向是与X方向及Y方向交叉的(例如大致正交的)方向。+Z方向及-Z方向是封装板40的厚度方向。在不区分+Z方向与-Z方向的情况下，简称为“Z方向”。(第1实施方式)参照图1至图3，对第1实施方式的半导体封装1进行说明。本实施方式的半导体封装1是将多个NAND(NotAND，与非)芯片10与控制多个NAND芯片10的控制器芯片20安装在1个封装内而成的SSD(SolidStateDrive，固态驱动器)，也就是所谓的单封装SSD(SinglePackageSSD)。半导体封装1也可被称为“存储装置”或“半导体存储装置”等。图1是表示半导体封装1的构成要素的框图。半导体封装1电连接于主机机器2，且作为主机机器2的存储区域发挥功能。主机机器2例如为供搭载已安装有半导体封装1的电路板B(参照图2)的信息处理装置。如图1所示，半导体封装1具有多个NAND芯片10(图1中仅示出1个NAND芯片10)及控制器芯片20。多个NAND芯片10分别为非易失性存储器芯片，例如为NAND型闪存芯片。NAND芯片10是“半导体存储器芯片”的一例。但，“半导体存储器芯片”并不限定于NAND芯片10，也可为磁阻存储器(MRAM：MagnetoresistiveRandomAccessMemory，磁阻式随机存取存储器)，还可为其他种类的存储器芯片。控制器芯片20统括地控制多个NAND芯片10。控制器芯片20基于来自主机机器2的命令(例如读取命令、写入命令、或擦除命令)而与1个以上的NAND芯片10进行通信，对1个以上的NAND芯片10执行所述命令中所要求的处理。另外，控制器芯片20进行与向NAND芯片10写入的数据相关的地址变换表的管理以及多个NAND芯片10的疲劳度的管理等。地址变换表是数据的写入目的地的逻辑地址与写入有数据的实体地址建立了对应关系的表。NAND芯片10的疲劳度是基于对NAND芯片10中包含的区块(例如逻辑区块)的数据的写入次数、读出次数、或抹除次数等而获得。控制器芯片20是由SoC(Systemonachip，系统单芯片)构成。控制器芯片20例如包含主机接口21、主机接口控制器22、NAND接口23、NAND控制器24、CPU(CentralProcessingUnit，中央处理器)25及内部存储器26。主机接口21具有电连接于主机机器2的实体层(Phy)。主机接口21例如为依据PCIe(PCIExpress，高速外围组件互连)、SATA(SerialAdvancedTechnologyAttachment，串行高级技术附件)、SAS(SerialAttachedSCSI(SmallComputerSystemInterface)，串行连接小型计算机系统接口)、或NVMe(NVMExpress；Non-VolatileMemoryHostControllerInterface，非易失性存储器主机控制器接口规范)等的接口。主机接口控制器22是通过控制主机接口21而在主机机器2与控制器芯片20之间收发信号。NAND接口23具有电连接于NAND芯片10的实体层(Phy)。NAND控制器24是通过控制NAND接口23而在NAND芯片10与控制器芯片20之间收发信号。CPU25是硬件处理器，通过执行控制器芯片20的内部存储器26或设置在控制器芯片20外部的ROM(ReadOnlyMemory，只读存储器)30等中所存储的程序(例如固件)，而对控制器芯片20的整体(半导体封装1的整体)进行控制。CPU25是“处理器”的一例。例如，CPU25是基于来自主机机器2的命令而控制对多个NAND芯片10的数据写入、数据读出及数据抹除。此外，控制器芯片20也可具有对控制器芯片20的整体(半导体封装1的整体)进行控制的电路部(circuitry)C，以代替CPU25。电路部C可由LSI(LargeScaleIntegration，大规模集成电路)、ASIC(ApplicationSpecificIntegratedCircuit，专用集成电路)、FPGA(Field-ProgrammableGateArray，现场可编程门阵列)等硬件实现。内部存储器26是设置在控制器芯片20内部的存储区域。内部存储器26例如由SRAM(StaticRandomAccessMemory，静态随机存取存储器)实现，但也可由其他种类的存储器芯片实现。图2是表示半导体封装1的剖视图。半导体封装1除具本文档来自技高网...

【技术保护点】
1.一种半导体封装，其特征在于具备：衬底；多个半导体存储器芯片，在所述衬底的厚度方向上积层；控制器芯片，配置在所述衬底与所述多个半导体存储器芯片之间、或者相对于所述多个半导体存储器芯片而与所述衬底相反的侧；以及密封树脂部，将所述多个半导体存储器芯片与所述控制器芯片密封；且所述多个半导体存储器芯片具有至少1个贯通电极，所述至少1个贯通电极在所述衬底的厚度方向贯通所述多个半导体存储器芯片中包含的1个以上的半导体存储器芯片而连接于所述控制器芯片。

【技术特征摘要】
2017.09.19 JP 2017-1786381.一种半导体封装，其特征在于具备：衬底；多个半导体存储器芯片，在所述衬底的厚度方向上积层；控制器芯片，配置在所述衬底与所述多个半导体存储器芯片之间、或者相对于所述多个半导体存储器芯片而与所述衬底相反的侧；以及密封树脂部，将所述多个半导体存储器芯片与所述控制器芯片密封；且所述多个半导体存储器芯片具有至少1个贯通电极，所述至少1个贯通电极在所述衬底的厚度方向贯通所述多个半导体存储器芯片中包含的1个以上的半导体存储器芯片而连接于所述控制器芯片。2.根据权利要求1所述的半导体封装，其特征在于：所述多个半导体存储器芯片包含第1半导体存储器芯片，所述至少1个贯通电极包含电连接于所述第1半导体存储器芯片的第1贯通电极，所述控制器芯片经由所述第1贯通电极而与所述第1半导体存储器芯片进行通信。3.根据权利要求1所述的半导体封装，其特征在于：还具备电子零件，所述电子零件安装在所述衬底，由所述密封树脂部密封，并且电连接于所述控制器芯片，在与所述衬底的厚度方向大致正交的方向上，所述电子零件与所述多个半导体存储器芯片中包含的至少1个半导体存储器芯片之间的最短距离小于所述电子零件与所述衬底的边缘之间的最短距离。4.根据权利要求1所述的半导体封装，其特征在于：所述控制器芯片配置在所述衬底与所述多个半导体存储器芯片之间，且倒装在所述衬底。5.根据权利要求4所述的半导体封装，其特征在于：所述控制器芯片具有第1区域及与所述第1区域相比每单位面积的发热量较大的第2区域，所述至少1个贯通电极包含连接于所述第2区域的第2贯通电极。6.根据权利要求5所述的半导体封装，其特征在于：所述第2贯通电极电连接于所述控制器芯片的接地端子。7.根据权利要求6所述的半导体封装，其特征在于：还具备散热板，所述散热板配置在相对...

【专利技术属性】
技术研发人员：松本学，村上克也，谷本亮，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP