制造半导体器件的方法技术

制造半导体器件的方法包括以下步骤：在层间绝缘层之间的层间空间中形成导电图案，所述导电图案通过穿过所述层间绝缘层的狭缝彼此分离，其中，所述导电图案包含第一副产物；通过使残留在所述导电图案中的第一副产物与源气体反应来产生气相的第二副产物；以及执行排气工艺以去除所述第二副产物。

Method of Manufacturing Semiconductor Devices

The method for manufacturing semiconductor devices includes the following steps: forming a conductive pattern in the interlayer space between the interlayer insulating layers, the conductive pattern is separated from each other through a slit through the interlayer insulating layer, in which the conductive pattern contains a first by-product; and generating a second by-product of the gas phase by reacting the first by-product remaining in the conductive pattern with the source gas. And execute an exhaust process to remove the second by-product.

【技术实现步骤摘要】
制造半导体器件的方法
本公开的各种实施方式总体上涉及半导体器件，并且更具体地，涉及一种包括导电图案的半导体器件，以及一种制造该半导体器件的方法。
技术介绍
半导体器件通常包括多个导电图案。形成导电图案的方法可包括使用化学气相沉积(CVD)方法、原子层沉积(ALD)方法等在基板上沉积导电层的步骤。在导电层的沉积步骤期间，由于各种原因可能会在导电层中形成孔隙(void)。残留在导电图案中的孔隙可导致半导体器件的故障。
技术实现思路
本公开的一个实施方式提供一种制造半导体器件的方法，该方法包括以下步骤：在层间绝缘层之间的层间空间中形成导电图案，所述导电图案通过穿过所述层间绝缘层的狭缝彼此分离，其中，所述导电图案包含第一副产物；通过使残留在所述导电图案中的第一副产物与源气体反应来产生气相的第二副产物；执行排气工艺以去除所述第二副产物；以及用密封绝缘层填充所述狭缝，使得所述导电图案被密封在所述层间空间中。本公开的一个实施方式提供一种制造半导体器件的方法，该方法包括以下步骤：形成被狭缝穿透并且彼此层叠并彼此间隔开的层间绝缘层，层间空间插置在所述层间绝缘层之间；沉积用以填充所述层间空间的导电层，其中，所述导电层在第一温度下沉积；通过蚀刻工艺去除所述导电层在所述狭缝中的部分，使得所述导电层作为导电图案保留在所述层间空间内；使残留在所述导电图案中的第一副产物与源气体在比所述第一温度更高的第二温度下进行反应以形成气相的第二副产物；以及执行排气工艺以去除所述第二副产物。本公开的一个实施方式提供一种制造半导体器件的方法，该方法包括以下步骤：在层间绝缘层之间的层间空间中形成导电层，其中，所述导电层包含第一副产物；通过使残留在所述导电层中的第一副产物与源气体反应来产生气相的第二副产物；以及执行排气工艺以去除所述第二副产物。对于本专利技术所属领域或与本专利技术相关的领域的技术人员而言，本公开的这些特征和优点以及其它特征和优点将根据以下结合附图的详细描述而变得显而易见。附图说明图1A至图1C是例示根据本公开的半导体器件的实施方式的立体图。图2是例示单元柱的截面结构的图。图3A至图3E是例示根据本公开的实施方式的制造半导体器件的方法的截面图。图4是用于详细说明去除导电层中残留的副产物的步骤的流程图。图5是用于详细说明去除导电图案中残留的副产物的步骤的流程图。图6是用于说明可被提供以去除导电图案中残留的副产物的附加过程的流程图。图7是例示根据本公开的实施方式的存储系统的框图。图8是例示包括参照图7例示的存储系统的计算系统的框图。具体实施方式现在将参照附图在下文中更全面地描述本专利技术的示例实施方式；然而，要注意的是，这些示例实施方式可按照不同的形式来实施，并且不应该被解释为限于本文所阐述的实施方式。相反，提供这些实施方式是为了使得本公开将是彻底的和完整的，并且将向本领域技术人员充分地传达示例实施方式的范围。本公开的各种实施方式提供了一种制造具有能够降低导电图案的缺陷率的结构的半导体器件的方法。图1A至图1C是例示根据本公开的半导体器件的实施方式的立体图。为了识别附图中的导电图案，在图1A至图1C中未示出层间绝缘层。参照图1A至图1C，根据本公开的实施方式的半导体器件可包括三维存储串UCST或SCST。三维存储串UCST或SCST可增强半导体器件的集成度。例如，三维存储串UCST或SCST可被形成为如图1A所示的U形，或者如图1B和图1C所示的直线形。参照图1A，U型存储串UCST可包括沿着U型单元柱UPL布置的存储单元和选择晶体管。存储单元和选择晶体管可联接至源极侧导电图案CP_S和漏极侧导电图案CP_D。源极侧导电图案CP_S可通过狭缝SI与漏极侧导电图案CP_D间隔开。单元柱UPL可划分成彼此联接的水平部HP、源极侧柱S_PL和漏极侧柱D_PL。水平部HP嵌入在管栅PG中。源极侧柱S_PL和漏极侧柱D_PL从水平部HP起沿第一方向I延伸。单元柱UPL可由具有与单元柱UPL的形状相同的形状的沟道层形成。在一个实施方式中，单元柱UPL可包括用以填充U型孔的中心区域的芯绝缘层(coreinsulatinglayer)和包围该芯绝缘层的沟道层。可在单元柱UPL的外表面上进一步形成多层ML。多层ML可沿着单元柱UPL的外表面延伸。将参照图2更详细地描述芯绝缘层、沟道层和多层ML的结构。单元柱UPL可电联接在源线SL与位线BL之间。例如，源线SL和位线BL可电联接到单元柱UPL的沟道层。位线BL和源线SL被设置在不同的层上并且彼此间隔开。例如，源线SL可设置在位线BL下方。源线SL可电联接到源极侧柱S_PL的上端。可在源线SL与源极侧柱S_PL之间形成源极接触插塞。位线BL可电联接到漏极侧柱D_PL的上端。可在位线BL与漏极侧柱D_PL之间形成漏极接触插塞。源极侧导电图案CP_S可包括沿第一方向I层叠在源线SL下方并且彼此间隔开的n个导电图案(CP1至CPn：n是2或更大的自然数)。漏极侧导电图案CP_D可包括沿第一方向I层叠在位线BL下方并且彼此间隔开的n个导电图案(CP1至CPn)。漏极侧导电图案CP_D可与对应的源极侧导电图案CP_S设置在同一水平高度处。源极侧导电图案CP_S可包围源极侧柱S_PL并且彼此层叠并间隔开。源极侧导电图案CP_S可包括源极侧字线WL_S和源极选择线SSL。源极选择线SSL可设置在源极侧字线WL_S上。具有单层结构或者两层或更多层结构的源极选择线SSL可设置在源极侧字线WL_S与源线SL之间。尽管在附图中例示了源极选择线SSL被构造成设置在源极侧导电图案CP_S的最上层处的第n图案CPn和设置在第n图案CPn下方的第n-1图案CPn-1的示例，但是本公开不限于此。漏极侧导电图案CP_D可包围漏极侧柱PL并且彼此层叠并间隔开。漏极侧导电图案CP_D可包括漏极侧字线WL_D和漏极选择线DSL。漏极选择线DSL可设置在漏极侧字线WL_D上。漏极选择线DSL可具有位于漏极侧字线WL_D与位线BL之间的单层结构或者两层或更多层结构。尽管在附图中例示了漏极选择线DSL被构造成设置在漏极侧导电图案CP_D的最上层处的第n图案CPn和设置在第n图案CPn下方的第n-1图案CPn-1的示例，但是本公开不限于此。狭缝SI可形成在沿第二方向II彼此相邻的源极侧导电图案CP_S与漏极侧导电图案CP_D之间，并且可沿第三方向III延伸。第二方向II与第三方向III交叉，并且沿第二方向II和第三方向III延伸的平面与第一方向I交叉。源极侧导电图案CP_S、漏极侧导电图案CP_D和源线SL中的每一个可沿第三方向III延伸。位线BL可沿第二方向II延伸。管栅PG可设置在源极侧导电图案CP_S和漏极侧导电图案CP_D下方并且形成为包围水平部HP。管栅PG可设置在导电图案CP1至CPn下方。在源极侧柱S_PL与源极侧字线WL_S之间的交叉处形成源极侧存储单元，并且在漏极侧柱D_PL与漏极侧字线WL_D之间的交叉处形成漏极侧存储单元。在源极侧柱S_PL与源极选择线SSL之间的交叉处形成源极选择晶体管，并且在漏极侧柱D_PL与漏极选择线DSL之间的交叉处形成漏极选择晶体管。在水平部HP与管栅PG之间的交叉处形成管晶体管(pipetransistor)。本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，该方法包括以下步骤：在层间绝缘层之间的层间空间中形成导电图案，所述导电图案通过穿过所述层间绝缘层的狭缝彼此分离，其中，所述导电图案包含第一副产物；通过使残留在所述导电图案中的所述第一副产物与源气体反应来产生气相的第二副产物；执行排气工艺以去除所述第二副产物；以及用密封绝缘层填充所述狭缝，使得所述导电图案被密封在所述层间空间中。

【技术特征摘要】
2017.09.11 KR 10-2017-01160091.一种制造半导体器件的方法，该方法包括以下步骤：在层间绝缘层之间的层间空间中形成导电图案，所述导电图案通过穿过所述层间绝缘层的狭缝彼此分离，其中，所述导电图案包含第一副产物；通过使残留在所述导电图案中的所述第一副产物与源气体反应来产生气相的第二副产物；执行排气工艺以去除所述第二副产物；以及用密封绝缘层填充所述狭缝，使得所述导电图案被密封在所述层间空间中。2.根据权利要求1所述的方法，其中，形成通过所述狭缝彼此分离的所述导电图案的步骤包括：交替地层叠牺牲层和所述层间绝缘层；形成穿过所述牺牲层和所述层间绝缘层的狭缝；通过所述狭缝去除所述牺牲层以使所述层间空间暴露；以及通过所述狭缝用导电层填充所述层间空间。3.根据权利要求2所述的方法，该方法还包括通过经由湿法蚀刻工艺去除所述导电层的位于所述狭缝中的部分来将所述导电层划分为所述导电图案。4.根据权利要求3所述的方法，该方法还包括以下步骤：形成穿过所述牺牲层和所述层间绝缘层的孔；以及在所述孔中形成沟道层。5.根据权利要求2所述的方法，其中，形成所述导电层的步骤包括使用钨前体来沉积钨层。6.根据权利要求2所述的方法，其中，在第一温度下执行形成所述导电层的步骤，并且其中，在比所述第一温度高的第二温度下执行产生所述第二副产物的步骤。7.根据权利要求1所述的方法，其中，产生所述第二副产物的步骤包括：注入所述源气体；以及在500℃至800℃的范围内执行热处理工艺。8.根据权利要求1所述的方法，其中，所述源气体包含硅烷。9.根据权利要求1所述的方法，其中，所述源气体包含三-二甲氨基硅烷TDMAS。10.根据权利要求1所述的方法，其中，所述第二副产物包含HF和S...

【专利技术属性】
技术研发人员：崔原俊，高旻圣，金庆培，金种基，辛东善，沈正明，杨永镐，严炯禹，李洸旭，郑祐在，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR