具有嵌埋位线的存储器阵列及形成存储器阵列的方法技术

本发明专利技术涉及具有嵌埋位线的存储器阵列及形成存储器阵列的方法，其披露一种结构，其中，存储器阵列中的存储器单元的垂直场效应晶体管(VFET)的下方源/漏区在嵌埋位线上方对齐并与其电性连接。各单元包括具有下方源/漏区、上方源/漏区以及垂直延伸于该些源/漏区之间的至少一个沟道区的VFET。该下方源/漏区在嵌埋位线上方并与其紧邻，该位线具有与该下方源/漏区相同或与其相比较窄的宽度，且该位线包括一对位线段以及横向位于该些段之间的半导体区。该半导体区由与该下方源/漏区不同的半导体材料制成。本发明专利技术还披露一种方法，以确保可获得具有所需关键尺寸的位线并允许在最小位线耦合下的该存储器阵列的尺寸微缩。

Memory Array with Embedded Bit Line and Method of Forming Memory Array

The present invention relates to a memory array with embedded bit lines and a method for forming a memory array. It discloses a structure in which the lower source/drain region of a vertical field effect transistor (VFET) of a memory unit in a memory array is aligned and electrically connected above the embedded bit line. Each unit includes a VFET with a lower source/drain zone, an upper source/drain zone and at least one channel zone extending vertically between the source/drain zones. The lower source/drain region is above and adjacent to the embedded position line, which has the same or narrower width as or compared with the lower source/drain region, and includes a pair of bit lines and a semiconductor region transversely located between these sections. The semiconductor region is made of a semiconductor material different from the source/drain region below. The invention also discloses a method to ensure that bitlines with the required critical size can be obtained and to allow the size of the memory array to be miniaturized under minimum bit-line coupling.

【技术实现步骤摘要】
具有嵌埋位线的存储器阵列及形成存储器阵列的方法
本专利技术涉及存储器阵列(memoryarray)。尤其，本专利技术涉及具有与存储器单元(cell)的垂直场效应晶体管(verticalfieldeffecttransistor；VFET)的下方源/漏区连接的嵌埋位线的存储器阵列以及形成该存储器阵列的方法，以允许在相邻嵌埋位线(bitline；BL)之间具有最小耦合下的尺寸微缩。
技术介绍
集成电路(integratedcircuit；IC)设计决定常常由装置微缩能力、装置密度、制造效率及成本驱动。例如，平面场效应晶体管(fieldeffecttransistor；FET)的尺寸微缩导致开发具有较短沟道长度的平面FET，不幸的是，较小的沟道长度导致短沟道效应的相应增加。作为响应，开发了非平面FET技术(例如，鳍式FET(FINFET)技术)。FINFET是非平面FET，其包含半导体鳍片(也就是，较高且薄的、长条形的、矩形形状的半导体本体)，以及在该半导体鳍片内的横向位于源/漏区之间的沟道区。栅极结构邻近该沟道区处的该半导体鳍片的顶部表面及相对侧壁。与平面FET所呈现的单维场效应相比，这样的FINFET呈现二维场效应，因此在沟道上方呈现改进的栅极控制。应当注意的是，由于半导体鳍片很薄，因此呈现于顶部表面的任意场效应是微不足道的(也就是，可忽略不计)。近来，已开发垂直场效应晶体管(VFET)，例如垂直鳍式场效应晶体管(VFINFET)以及垂直纳米线型场效应晶体管(VNWFET)，其中，装置组件垂直堆叠于衬底上，而不是在衬底上并排(sidebyside)设置，从而允许增加装置密度(也就是，在给定区域内具有更多装置)。具体地说，VFET通常包括位于衬底中的下方源/漏区，自该下方源/漏区向上延伸的半导体鳍片或一条或多条纳米线(nanowire)，以及外延生长于该半导体鳍片或该纳米线的顶部表面上的上方源/漏区。栅极结构(例如，替代金属栅极(replacementmetalgate；RMG))横向围绕该半导体鳍片或纳米线，并分别通过上下间隙壁(spacer)层电性隔离该下方源/漏区及该上方源/漏区。存储器单元(例如，嵌入式动态随机存取存储器(embeddeddynamicrandomaccessmemory；eDRAM)单元、SRAM单元等)可包含此类垂直VFET，以最大限度地降低各单元足印(footprint)，从而最大限度地降低包含该存储器单元的整个存储器阵列所需的芯片面积。不过，与将具有VFET的存储器单元包含于存储器阵列中相关的，尤其是与将存储器阵列位线与该存储器单元中的VFET的下方源/漏区连接相关的实际问题包括：与光刻图案化该位线并获得所需关键尺寸关联的限制，以及在尺寸微缩与相邻位线之间的耦合之间的折中。
技术实现思路
鉴于上述，本文中披露一种存储器阵列的实施例，其中，该阵列中的存储器单元的垂直场效应晶体管(VFET)的下方源/漏区在嵌埋位线上方对齐并与其电性连接。具体地说，各存储器单元可包括具有下方源/漏(S/D)区、上方S/D区以及垂直延伸于该下方与上方S/D区之间的至少一个沟道区的VFET。该下方S/D区可位于嵌埋位线(BL)上方并与其紧邻。此嵌埋BL可具有与该下方S/D区相同的宽度或与其相比较窄的宽度。此外，此嵌埋BL可包括延伸该BL的长度的一对基本平行的长条形的BL段以及横向位于该些BL段之间的半导体区。该半导体区可由与该下方S/D区不同的半导体材料制成。本文中还披露一种形成此类存储器阵列的方法的实施例。在此方法中，由于该嵌埋BL未被光刻图案化，因此可获得该BL的所需关键尺寸。此外，由于该嵌埋BL位于该下方S/D区下方，而不是在该下方S/D区旁边，因此该存储器阵列的尺寸微缩可在最小BL耦合下发生。尤其，本文中披露一种存储器阵列的实施例。此存储器阵列可包括：除其它组件以外，衬底、位于该衬底上方的嵌埋位线(BL)，以及位于该嵌埋BL上方的存储器单元。该嵌埋BL可具有与该衬底相邻的第一表面以及与该第一表面相对的第二表面。该嵌埋BL可包括延伸该BL的长度的一对基本平行的长条形的BL段以及横向位于该些BL段之间的半导体区。该存储器单元可包括：除其它组件以外，垂直场效应晶体管(VFET)。此VFET可包括第一源/漏(S/D)区、第二S/D区，以及位于该第一S/D区与该第二S/D区之间的沟道区。该第一S/D区可紧邻相对该衬底的该嵌埋BL的该第二表面(也就是，该嵌埋BL可堆叠于该衬底与该第一S/D区之间)。该第一S/D区可具有第一宽度，且下方的该嵌埋BL可具有等于或小于该第一宽度的第二宽度。此外，该第一S/D区可由第一半导体材料(例如，硅)制成，且该嵌埋BL的该半导体区可由不同于该第一半导体材料的第二半导体材料(例如，硅锗)制成。应当注意的是，层间介电(interlayerdielectric；ILD)材料可横向邻近该嵌埋BL的相对侧以及该第一S/D区的相对侧。可选地，气隙可位于邻近该嵌埋BL的该ILD材料内或该嵌埋BL的侧壁与该ILD材料之间。该沟道区可位于该第一S/D区上方且可为半导体鳍片或半导体纳米线的形式。该第二S/D区可位于该沟道区上方。因此，在上述存储器阵列中，该嵌埋BL以及该存储器单元的第一S/D区、该沟道区及该第二S/D区垂直堆叠于该衬底上方。本文中还披露一种形成上述存储器阵列的方法的实施例。一般来说，在该方法实施例中，可形成存储器阵列的存储器单元的垂直场效应晶体管(VFET)的第一源/漏(S/D)区，以使其位于半导体区上方并与其紧邻，该半导体区位于衬底的顶部表面上。该第一S/D区与该半导体区可具有基本相等的宽度(例如，以使该半导体区的侧壁与该第一源/漏区基本垂直对齐)。此外，该第一S/D区可由第一半导体材料(例如，硅)制成，且该半导体区可由不同于该第一半导体材料的第二半导体材料(例如，硅锗)制成。随后，可选择性回蚀刻该半导体区的侧壁，以窄化该半导体区(也就是，使该半导体区窄于该第一S/D区)，从而在该第一S/D区下方并横向邻近该半导体区形成空腔。可沉积导体以填充该空腔。接着，可执行蚀刻制程(process)，以移除横向延伸超出该空腔的该导体的任意部分，从而在该第一S/D区下方形成嵌埋位线(BL)。此嵌埋BL将包括第一BL段、第二BL段以及横向位于该第一BL段与该第二BL段之间的该半导体区。在所得结构中，该第一S/D区可具有第一宽度且该嵌埋BL可具有第二宽度。该第二宽度可基本等于该第一宽度。或者，可回蚀刻该嵌埋BL的侧壁，以使该第一S/D区的该第一宽度大于该嵌埋BL的该第二宽度。随后，可沉积层间介电(ILD)材料的覆被层，以使其横向邻近该嵌埋BL及该第一S/D区的相对侧。可选地，可沉积此ILD材料的覆被层，以使气隙形成于邻近该嵌埋BL的该ILD材料内或该嵌埋BL的侧壁与该ILD材料之间。接着，可执行额外制程以完成该VFET、该存储器单元的其它组件、该存储器阵列的其它组件等。形成上述存储器阵列的该方法的一个特定实施例可包括形成位于衬底上的半导体层以及位于该半导体层上的额外半导体层。该额外半导体层可为第一半导体材料(例如，硅)，且该半导体层可为不同于该第一半导体材料的第二半导体材料(例如，硅锗)。本文档来自技高网...

【技术保护点】
1.一种存储器阵列，包括：衬底；位线，具有与该衬底相邻的第一表面以及与该第一表面相对的第二表面；以及存储器单元，包括垂直场效应晶体管，该垂直场效应晶体管包括第一源/漏区，该第一源/漏区紧邻该第二表面，以使该位线堆叠于该衬底与该第一源/漏区之间，该第一源/漏区具有第一宽度，以及该位线具有等于或小于该第一宽度的第二宽度。

【技术特征摘要】
2017.07.27 US 15/661,0581.一种存储器阵列，包括：衬底；位线，具有与该衬底相邻的第一表面以及与该第一表面相对的第二表面；以及存储器单元，包括垂直场效应晶体管，该垂直场效应晶体管包括第一源/漏区，该第一源/漏区紧邻该第二表面，以使该位线堆叠于该衬底与该第一源/漏区之间，该第一源/漏区具有第一宽度，以及该位线具有等于或小于该第一宽度的第二宽度。2.如权利要求1所述的存储器阵列，该第一源/漏区包括第一半导体材料，该位线具有长度且包括：一对基本平行的长条形的位线段，延伸该位线的该长度并包括第一位线段及第二位线段；以及半导体区，横向位于该第一位线段与该第二位线段之间，以及该半导体区包括不同于该第一半导体材料的第二半导体材料。3.如权利要求2所述的存储器阵列，该第一半导体材料包括硅且该第二半导体材料包括硅锗。4.如权利要求1所述的存储器阵列，该垂直场效应晶体管还包括：沟道区，位于该第一源/漏区上，以使该第一源/漏区堆叠于该位线与该沟道区之间，该沟道区包括半导体鳍片与半导体纳米线的其中任意一项；第二源/漏区，位于该沟道区上，以使该沟道区基本垂直延伸于该第一源/漏区与该第二源/漏区之间；栅极，横向围绕该第一源/漏区与该第二源/漏区之间的该沟道区；以及间隙壁层，将该栅极电性隔离该第一源/漏区及该第二源/漏区。5.如权利要求4所述的存储器阵列，还包括行及列的存储器单元，该存储器单元分别包括垂直场效应晶体管，其中，在给定行中的该存储器单元的所有该垂直场效应晶体管针对字线具有共用栅极，以及其中，在给定列中的该存储器单元的所有该垂直场效应晶体管具有共用位线。6.如权利要求1所述的存储器阵列，还包括层间介电材料，横向邻近该位线及该第一源/漏区，其中，气隙位于该层间介电材料内或该位线与该层间介电材料之间。7.一种方法，包括：形成存储器阵列的存储器单元的垂直场效应晶体管的第一源/漏区，该第一源/漏区包括第一半导体材料并位于半导体区上方且与其紧邻，该半导体区包括不同于该第一半导体材料的第二半导体材料并位于衬底的顶部表面上方，以及该第一源/漏区与该半导体区具有基本相等的宽度；回蚀刻该半导体区的侧壁，以使该半导体区窄于该第一源/漏区，且使空腔形成于该第一源/漏区下方并横向邻近该半导体区；沉积导体以填充该空腔；以及执行蚀刻制程，以移除横向延伸超出该空腔的该导体的任意部分，从而形成该存储器阵列的位线，该位线包括：一对基本平行的长条形的位线段，延伸该位线的长度并包括第一位线段及第二位线段；以及该半导体区横向位于该第一位线段与该第二位线段之间。8.如权利要求7所述的方法，其中，以列及行布置的多个存储器单元的多个垂直场效应晶体管同时形成，从而在给定列的该存储器单元中的所有垂直场效应晶体管具有共用位线，且在给定行的该存储器单元中的所有垂直场效应晶体管具有共用栅极。9.如权利要求7所述的方法，其中，所述形成该第一源/漏区包括：形成位于衬底上的包括该第二半导体材料的半导体层以及位于该半导体层上的包括该第一半导体材料的额外半导体层；在该额外半导体层的上部中图案化半导体本体；掺杂该额外半导体层的下部以用于该第一源/漏区；沉积牺牲层；在该半导体本体上方对齐在该牺牲层上形成掩膜部分，该掩膜部分宽于该半导体本体；以及执行非等向性蚀刻制程以形成沟槽，该沟槽延伸穿过该牺牲层、穿过该额外半导体层的该下部、穿过该半导体层并进入该衬底中，该非等向性蚀刻制程成形该额外半导体层的该下部中的该第一源/漏区，其中，所述执行该非等向性蚀刻制程还包括成形该第一源/漏区下方的该半导体层中的该半导体区...

【专利技术属性】
技术研发人员：臧辉，杰罗米·希瓦提，李德宝，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY