减少存储器阵列边缘CMP凹陷效应的集成芯片及其形成方法技术

在一些实施例中，本发明专利技术涉及一种集成芯片。该集成芯片包括：逻辑区，具有设置在衬底内的多个晶体管器件；嵌入式存储器区，具有设置在衬底内的多个存储器件；以及边界区，将逻辑区与嵌入式存储器区分开。边界区包括第一隔离结构，其中，第一隔离结构具有第一上表面和位于第一上表面下面的第二上表面。通过位于第一隔离结构上方的内侧壁连接第一上表面和第二上表面。边界区还包括：存储器壁，布置在第二上表面上并围绕嵌入式存储器区；以及逻辑壁，布置在第一上表面上并围绕存储器壁。逻辑壁具有位于多个存储器件和存储器壁之上的上表面。本发明专利技术的实施例还提供了集成芯片的形成方法。

Integrated Chip for Reducing CMP Depression at Memory Array Edge and Its Formation Method

In some embodiments, the present invention relates to an integrated chip. The integrated chip includes: a logic region with a plurality of transistor devices arranged in the substrate; an embedded memory region with a plurality of memory devices arranged in the substrate; and a boundary region to distinguish the logic region from the embedded memory. The boundary area includes a first isolation structure, in which the first isolation structure has a first upper surface and a second upper surface located below the first upper surface. The first upper surface and the second upper surface are connected by an inner side wall located above the first isolation structure. The boundary area also includes: a memory wall arranged on the second upper surface and around the embedded memory area; and a logic wall arranged on the first upper surface and around the memory wall. The logical wall has an upper surface above a plurality of memory devices and memory walls. The embodiment of the present invention also provides a method for forming an integrated chip.

【技术实现步骤摘要】
减少存储器阵列边缘CMP凹陷效应的集成芯片及其形成方法
本专利技术的实施例一般地涉及半导体
，更具体地，涉及集成芯片及其形成方法。
技术介绍
现在的电子装置(例如，计算机、数码相机、视频游戏等)通常包括用于存储数据(例如，文件、图片等)的电子存储器。电子存储器有各种不同的类型。广泛使用的一种类型电子存储器是闪存。闪存是可以提供容易和快速的数据存储的非易失性存储器(即，在未通电时保持数据的存储器)。闪存通过捕获位于存储器单元中的电荷捕获层上的电荷来存储信息。捕获的电荷指示由存储器单元存储的数据状态。
技术实现思路
根据本专利技术的一方面，提供了一种集成芯片，包括：逻辑区，包括设置在衬底内的多个晶体管器件；嵌入式存储器区，包括设置在所述衬底内的多个存储器件；边界区，将所述逻辑区与所述嵌入式存储器区分开，其中，所述边界区包括：第一隔离结构，具有第一上表面和位于所述第一上表面下面的第二上表面，其中，所述第一上表面通过位于所述第一隔离结构上方的内侧壁连接至所述第二上表面；存储器壁，布置在所述第二上表面上并围绕所述嵌入式存储器区；以及逻辑壁，布置在所述第一上表面上并围绕所述存储器壁，其中，所述逻辑壁具有位于所述多个存储器件和所述存储器壁之上的上表面。根据本专利技术的另一方面，提供了一种集成芯片，包括：多个晶体管器件，设置在衬底的逻辑区内；多个存储器件，设置在所述衬底的嵌入式存储器区内；第一隔离结构，包括第一介电材料，在所述衬底内设置在所述多个晶体管器件和所述多个存储器件之间；第二隔离结构，包括第二介电材料，在所述衬底内设置在所述第一隔离结构和所述多个晶体管器件之间；多个伪栅极堆叠件，布置在所述第二隔离结构上方；存储器壁，连续地布置在所述第一隔离结构的下表面上方并且作为围绕所述多个存储器件的第一完整结构延伸；以及逻辑壁，布置在所述第一隔离结构的较高表面上方并且作为围绕所述存储器壁的第二完整结构连续地延伸，其中，所述逻辑壁具有沿着水平面布置的最上表面，其中，所述最上表面通过非零距离与所述存储器壁和所述多个伪栅极堆叠件分开。根据本专利技术的又一方面，提供了一种形成集成芯片的方法，包括：在衬底的逻辑区内形成多个晶体管器件；在所述衬底的嵌入式存储器区内形成多个存储器件；在位于所述衬底中的凹槽内形成第一电介质，以在所述衬底的边界区内形成第一隔离结构的基底区，其中，所述边界区位于所述逻辑区和所述嵌入式存储器区之间，其中，所述第一隔离结构的上表面远离所述衬底；后续通过形成从所述上表面向外延伸的凸出物来增加所述第一隔离结构的部分的高度，其中，所述凸出物包括限定在所述第一电介质正上方的第二电介质；以及在所述凸出物上方形成逻辑壁，其中，所述逻辑壁围绕所述嵌入式存储器区并且所述逻辑壁的高度大于所述多个存储器件的高度。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1示出集成芯片的一些实施例的截面图，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区。图2A-图2D示出布置在嵌入式存储器区和逻辑区之间的边界区的截面图的一些实施例。图3示出布置在嵌入式存储器区和逻辑区之间的边界区的截面图的一些额外的实施例。图4示出布置在嵌入式存储器区和逻辑区之间的边界区的截面图的一些额外的实施例。图5A-图5B示出集成芯片的一些额外实施例，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区。图6示出集成芯片的一些额外的实施例的截面图，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区。图7-图15示出形成集成芯片的方法的一些实施例的截面图，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区。图16示出形成集成芯片的方法的一些实施例的流程图，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成的第一部件和第二部件实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。许多现代集成芯片包括嵌入式存储器系统，其中，在同一半导体主体上集成逻辑器件和非易失性存储(NVM)器件。相比于具有用于存储器和逻辑器件的单独芯片的系统，将逻辑器件和NVM存储器件集成到同一半导体主体上提供了改进的性能和较低的成本。例如，将逻辑器件和NVM器件集成到同一半导体主体上减少了通过连接两个单独芯片的引线或导线而产生的不期望的延迟。通常，通过在半导体主体的不同区内单独形成NVM器件(例如，闪存器件)和逻辑器件(例如，晶体管)来制造嵌入式存储器系统。有时，为了进一步改进性能，嵌入式存储器系统可以使用包括由金属栅极替换工艺形成的高k金属栅极晶体管的逻辑器件。在典型的金属栅极替换工艺中，在衬底上方形成伪栅电极，并且在伪栅电极上方和周围形成介电材料。然后实施第一平坦化工艺以暴露伪栅电极的顶部，接着进行蚀刻工艺以去除伪栅电极。后续形成一种或多种栅极金属来替换去除的伪栅电极，并且使用第二平坦化工艺来去除多余的栅极金属。在嵌入式存储器系统内，将对NVM器件和晶体管器件两者进行用于金属栅极替换工艺中的平坦化工艺。应当理解，在平坦化工艺期间，围绕NVM器件的阵列的较软材料允许沿着阵列边缘的侵蚀和/或凹陷。该侵蚀和/或凹陷可导致沿着边缘的控制栅极具有比位于阵列的中心处的控制栅极更小的高度。例如，凹陷可导致沿着边缘的控制栅极的高度比位于阵列的中心处的控制栅的高度小约35％。当后续硅化阵列的控制栅极以减小接触电阻时，较低的控制栅极高度可导致沿着边缘的控制栅极的完全硅化，从而导致控制栅极与半导体主体之间的泄漏增加。在一些实施例中，本专利技术涉及一种集成芯片及相关的制造方法，其中，该集成芯片具有通过边界区分开的逻辑区和嵌入式存储器区，其中，边界区配置为减少沿着嵌入式存储器阵列的边缘的侵蚀和/或凹陷。集成芯片包括具有多个晶体管器件的逻辑区和具有多个存储器件的嵌入式存储器区。边界区将嵌入式存储器区与逻辑区分开。边界区包括围绕嵌入式存储器区的存储器壁和围绕存储器壁的逻辑壁。逻辑壁具有位于存储器壁和多个存储器件之上的上表面。因为逻辑壁具有位于存储器壁和多个存储器件之上的上表面，所以逻辑壁能够提供增加的沿着存储器件的阵列的边缘的抗侵蚀和/或抗凹陷。图1示出集成芯片10本文档来自技高网...

【技术保护点】
1.一种集成芯片，包括：逻辑区，包括设置在衬底内的多个晶体管器件；嵌入式存储器区，包括设置在所述衬底内的多个存储器件；边界区，将所述逻辑区与所述嵌入式存储器区分开，其中，所述边界区包括：第一隔离结构，具有第一上表面和位于所述第一上表面下面的第二上表面，其中，所述第一上表面通过位于所述第一隔离结构上方的内侧壁连接至所述第二上表面；存储器壁，布置在所述第二上表面上并围绕所述嵌入式存储器区；以及逻辑壁，布置在所述第一上表面上并围绕所述存储器壁，其中，所述逻辑壁具有位于所述多个存储器件和所述存储器壁之上的上表面。

【技术特征摘要】
2017.07.26 US 62/537,131;2018.07.12 US 16/033,3571.一种集成芯片，包括：逻辑区，包括设置在衬底内的多个晶体管器件；嵌入式存储器区，包括设置在所述衬底内的多个存储器件；边界区，将所述逻辑区与所述嵌入式存储器区分开，其中，所述边界区包括：第一隔离结构，具有第一上表面和位于所述第一上表面下面的第二上表面，其中，所述第一上表面通过位于所述第一隔离结构上方的内侧壁连接至所述第二上表面；存储器壁，布置在所述第二上表面上并围绕所述嵌入式存储器区；以及逻辑壁，布置在所述第一上表面上并围绕所述存储器壁，其中，所述逻辑壁具有位于所述多个存储器件和所述存储器壁之上的上表面。2.根据权利要求1所述的集成芯片，其中，所述多个存储器件包括闪存器件，其中，所述闪存器件具有通过电荷捕获介电层分开的选择栅极和控制栅极；以及其中，所述存储器壁包括与所述控制栅极或所述选择栅极相同的材料。3.根据权利要求1所述的集成芯片，其中，所述内侧壁定向为相对于与所述第二上表面垂直的线的非零角度。4.根据权利要求3所述的集成芯片，其中，沿着位于所述第二上表面上方的水平面设置所述第一上表面。5.根据权利要求3所述的集成芯片，还包括：第二隔离结构，包括第二介电材料，在所述衬底内设置在所述第一隔离结构和所述逻辑区之间的所述边界区中；以及多个伪栅极堆叠件，布置在所述第二隔离结构上方。6.根据权利要求5所述的集成芯片，其中，所述多个伪栅极堆叠件具有位于所述逻辑壁的上表面下面的上表面。7.根据权利要求5所述的集成芯片，其...

【专利技术属性】
技术研发人员：吴伟成，张健宏，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71