半导体结构的形成方法技术

本发明专利技术涉及一种半导体结构的形成方法，所述半导体结构的形成方法包括：提供衬底，所述衬底具有第一表面，所述衬底的第一表面上形成有堆叠结构；刻蚀所述堆叠结构，形成贯穿所述堆叠结构的沟道孔，所述沟道孔底面暴露出衬底的第一表面或者所述沟道孔的底面位于所述衬底内且低于所述衬底的第一表面，所述沟道孔的底面与衬底的第一表面之间的距离小于一预设值；对所述沟道孔底部进行刻蚀后处理，以去除沟道孔底部的衬底表面的杂质和缺陷；在所述沟道孔底部的衬底表面形成外延半导体层。上述方法能够提高形成的半导体结构的性能。

Formation of Semiconductor Structures

The invention relates to a method for forming a semiconductor structure, which includes providing a substrate with a first surface, forming a stacking structure on the first surface of the substrate, etching the stacking structure to form a channel hole through the stacking structure, and exposing the first surface of the substrate or the channel hole on the bottom surface of the channel hole. The bottom is located in the substrate and lower than the first surface of the substrate, and the distance between the bottom of the channel hole and the first surface of the substrate is less than a preset value; the bottom of the channel hole is etched to remove impurities and defects on the substrate surface at the bottom of the channel hole; and an epitaxial semiconductor layer is formed on the substrate surface at the bottom of the channel hole. The method mentioned above can improve the performance of the formed semiconductor structure.

【技术实现步骤摘要】
半导体结构的形成方法
本专利技术涉及半导体
，尤其涉及一种半导体结构的形成方法。
技术介绍
近年来，闪存(FlashMemory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(BitDensity)，同时减少位成本(BitCost)，三维的闪存存储器(3DNAND)技术得到了迅速发展。在形成3DNAND存储器的过程中，需要在衬底表面形成牺牲层与绝缘层堆叠而成的堆叠结构，然后刻蚀所述堆叠结构形成沟道孔，在所述沟道孔内形成沟道孔结构，作为存储串。在形成沟道孔结构的过程中，通常会对衬底进行过刻蚀，在衬底内形成开口，所述开口的内壁表面在形成沟道孔的过程中，表面容易造成损伤，以及被氧化，而产生氧化层。现有技术通常在形成沟道孔之后，对沟道孔底部进行刻蚀后处理(PET)，通过低能量短时间的离子刻蚀工艺，以去除沟道孔底部衬底表面的氧化层以及修复衬底表面的损伤。为了避免对沟道孔侧壁的堆叠结构造成损伤，所述刻蚀后处理通常采用各向异性刻蚀工艺，沿垂直沟道孔底部方向进行刻蚀。因此，沟道孔底部的开口底底部表面的损伤及氧化层容易被去除，而位于开口侧壁表面的损伤及氧化层无法被完全清理干净。后续在沟道孔底部形成外延半导体层的过程中，由于开口侧壁表面具有损伤或氧化层，导致形成的外延半导体层的侧壁会产生孔洞等缺陷，影响形成的外延半导体层的质量。并且，由于所述外延半导体层的侧壁与沟道孔侧部处的牺牲层连接，在后续利用金属栅极替代牺牲层的过程中，金属栅极材料容易进入所述外延半导体层侧壁的孔洞内，造成存储器的底部选择晶体管的栅极漏电问题，从而影响存储器的性能。
技术实现思路
本专利技术所要解决的技术问题是，提供一种半导体结构的形成方法，提高形成的半导体结构的性能。为了解决上述问题，本专利技术提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底具有第一表面，所述衬底的第一表面上形成有堆叠结构；刻蚀所述堆叠结构，形成贯穿所述堆叠结构的沟道孔，所述沟道孔底面暴露出衬底的第一表面或者所述沟道孔的底面位于所述衬底内且低于所述衬底的第一表面，所述沟道孔的底面与衬底的第一表面之间的距离小于一预设值；对所述沟道孔底部进行刻蚀后处理，以去除沟道孔底部的衬底表面的杂质和缺陷；在所述沟道孔底部的衬底表面形成外延半导体层。可选的，所述预设值为100nm。可选的，所述堆叠结构包括沿垂直衬底第一表面方向依次堆叠的绝缘层和牺牲层。可选的，所述外延半导体层顶部高于自衬底第一表面向上的第一层牺牲层。可选的，所述刻蚀后处理采用各向异性刻蚀工艺，刻蚀方向垂直于所述衬底的第一表面朝向所述沟道孔底部。可选的，刻蚀所述堆叠结构的过程中，所述堆叠结构与衬底之间的刻蚀选择比大于100。可选的，还包括：在形成所述外延半导体层之后，在所述沟道孔的侧壁表面形成功能侧墙；形成覆盖所述功能侧墙且填充所述沟道孔的沟道介质层。可选的，还包括：形成所述沟道孔之后，进行刻蚀后处理之前，对所述沟道孔底部的衬底表面进行氧化处理。可选的，所述堆叠结构包括交替堆叠的绝缘层和牺牲层，所述半导体结构的形成方法还包括：形成贯穿所述堆叠结构的栅线隔槽；沿所述栅线隔槽去除所述牺牲层，形成相邻绝缘层之间的开口；在所述开口内形成控制栅结构层。可选的，所述半导体结构为3DNAND存储器。本专利技术的半导体结构的形成过程中，形成的沟道孔底面与衬底的第一表面之间的距离小于一预设值，使得在进行刻蚀后处理的过程中，能将沟道孔底面及侧壁处的衬底表面缺陷完全去除，从而提高在沟道孔底部形成的外延半导体层的质量，进而提高形成的半导体结构的性能。附图说明图1至图8为本专利技术一具体实施方式的半导体结构的形成过程的结构示意图。具体实施方式下面结合附图对本专利技术提供的半导体结构及其形成方法的具体实施方式做详细说明。请参考图1至图8，为本专利技术一具体实施方式的半导体结构的形成过程的结构示意图。该具体实施方式中，形成的半导体结构为3DNAND存储器。请参考图1，提供衬底100，所述衬底100具有第一表面11，所述衬底100的第一表面11上形成有堆叠结构110。所述衬底100可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等；根据器件的实际需求，可以选择合适的半导体材料作为所述衬底100，在此不作限定。该具体实施方式中，所述衬底100为单晶硅晶圆。所述堆叠结构110包括沿垂直衬底100表面方向相互堆叠的绝缘层111和牺牲层112。在一个具体实施方式中，所述绝缘层111的材料为氧化硅，所述牺牲层112的材料为氮化硅；在其他具体实施方式中，所述绝缘层111和牺牲层112的还可以采用其他合适的材料。在另一具体实施方式中，所述堆叠结构110包括交替堆叠的导电层和绝缘层，例如所述导电层可以是控制栅极。请参考图2，刻蚀所述堆叠结构110，形成贯穿所述堆叠结构110的沟道孔130。可以采用反应离子刻蚀工艺刻蚀所述堆叠结构110，至半导体衬底100表面。该具体实施方式中，在刻蚀所述堆叠结构的过程中，采用的刻蚀工艺对所述堆叠结构与衬底之间的刻蚀选择比大于100，使得刻蚀堆叠结构110至半导体衬底100表面后能够及时停止刻蚀，避免对衬底100造成过多刻蚀。所述沟道孔130的底面与衬底100的第一表面11之间的距离小于一预设值，较佳的，所述预设值为100nm。该具体实施方式中，所述沟道孔130的底面位于所述衬底100内，略低于所述衬底100的第一表面11，具体的，所述沟道孔130的底面与衬底100的第一表面11之间的距离为50nm～100nm。在另一具体实施方式中，所述沟道孔130底面暴露出衬底100的第一表面11。刻蚀形成所述沟道孔130的过程中，未对衬底100造成刻蚀，所以，沟道孔130底部仅暴露出衬底100的第一表面11。所述沟道孔130的底面与衬底100的第一表面11之间的距离为0。在刻蚀过程中，可以通过调整刻蚀工艺的参数以避免对衬底100造成刻蚀。首先选择对堆叠结构100中的材料层，特别是对绝缘层111具有较高刻蚀选择性的气体对所述堆叠结构100进行刻蚀，使得刻蚀最底层的绝缘层111的时候，能够减少对衬底100的刻蚀。另外，还可以在刻蚀到衬底100表面的最后一层或若干层绝缘层111和牺牲层112时，降低刻蚀速率，以便在刻蚀至衬底100的第一表面11时，能够迅速停止刻蚀。在一个具体实施方式中，采用C4F8作为刻蚀气体，并结合气体的流量、气压温度等参数调整，使得刻蚀过程中，对绝缘层111和牺牲层112相对于衬底100具有较高的刻蚀选择比。本领域技术人员，可以根据采用的刻蚀基台的性能以及沟道孔的特征尺寸等情况，调整刻蚀气体以及各向刻蚀参数，以实现对堆叠结构110的较高刻蚀选择性。请参考图3，对所述沟道孔130底部进行刻蚀后处理，以去除沟道孔底部的衬底表面的杂质和缺陷。刻蚀所述沟道孔130的过程中，由于等离子体的轰击作用，会在沟道孔130底部暴露的衬底100表面造成刻蚀损伤，以及形成自然氧化层，不利于后续在所述沟道孔130底部外延生长半导体层。图3中以所述缺陷层300标识沟道孔130底部表面需要去除的缺陷及氧本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底具有第一表面，所述衬底的第一表面上形成有堆叠结构；刻蚀所述堆叠结构，形成贯穿所述堆叠结构的沟道孔，所述沟道孔底面暴露出衬底的第一表面或者所述沟道孔的底面位于所述衬底内且低于所述衬底的第一表面，所述沟道孔的底面与衬底的第一表面之间的距离小于一预设值；对所述沟道孔底部进行刻蚀后处理，以去除沟道孔底部的衬底表面的杂质和缺陷；在所述沟道孔底部的衬底表面形成外延半导体层。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底具有第一表面，所述衬底的第一表面上形成有堆叠结构；刻蚀所述堆叠结构，形成贯穿所述堆叠结构的沟道孔，所述沟道孔底面暴露出衬底的第一表面或者所述沟道孔的底面位于所述衬底内且低于所述衬底的第一表面，所述沟道孔的底面与衬底的第一表面之间的距离小于一预设值；对所述沟道孔底部进行刻蚀后处理，以去除沟道孔底部的衬底表面的杂质和缺陷；在所述沟道孔底部的衬底表面形成外延半导体层。2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述预设值为100nm。3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述堆叠结构包括沿垂直衬底第一表面方向依次堆叠的绝缘层和牺牲层。4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述外延半导体层顶部高于自衬底第一表面向上的第一层牺牲层。5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀后处理采用各向异性刻蚀工艺，刻蚀...

【专利技术属性】
技术研发人员：何佳，骆中伟，刘藩东，华文宇，夏志良，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42