3D存储器件及其制造方法技术

本申请公开了一种3D存储器件及其制造方法。3D存储器件包括：衬底；位于所述衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；与所述叠层结构和所述衬底邻接的多层介质层，以及贯穿所述多层介质层的接触孔，其中，所述多层介质层的蚀刻速率不完全相同。该3D存储器件采用具有不同蚀刻速率的介质层来覆盖叠层结构和衬底，并通过设置不同介质层的排列来控制蚀刻速度，有利于在高深宽比蚀刻工艺中对结构顶部关键尺寸和底部关键尺寸进行控制，从而提高3D存储器件的良率和可靠性。

3D Memory Device and Its Manufacturing Method

This application discloses a 3D memory device and its manufacturing method. The 3D memory device includes: a substrate; a laminated structure over the substrate, which comprises alternately stacked multiple gate conductors and multiple interlayer insulating layers; a multi-layer dielectric layer adjacent to the laminated structure and the substrate, and a contact hole through the multi-layer dielectric layer, in which the etching rate of the multi-layer dielectric layer is not exactly the same. The 3D memory device uses dielectric layers with different etching rates to cover laminated structures and substrates, and the etching speed is controlled by arranging different dielectric layers, which is conducive to controlling the top and bottom key dimensions of the structure in high aspect ratio etching process, thus improving the yield and reliability of the 3D memory device.

【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器
，更具体地，涉及3D存储器件及其制造方法。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Singlechannelformation)结构形成具有存储功能的存储单元串。随着3D存储器件中沿垂直方向堆叠的存储单元层数越来越多，导致后续的假沟道柱(DummyChannelHole)以及接触孔(ContactHole)的深宽比(AspectRatio,AR)急剧增大，使得假沟道柱和接触孔等由纵向蚀刻过程形成的结构容易出现多种问题，例如扭曲变形、顶部关键尺寸(CriticalDimension,CD)和底部关键尺寸的图形边缘粗糙且尺寸过大或过小等。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种3D存储器件及其制造方法，其中，采用具有不同蚀刻速率的介质层来覆盖叠层结构和衬底，并通过设置不同介质层的排列来控制蚀刻速度，有利于在高深宽比蚀刻工艺中对结构顶部关键尺寸和底部关键尺寸进行控制，从而提高3D存储器件的良率和可靠性。根据本专利技术的一方面，提供了一种3D存储器件，包括：衬底；位于所述衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；与所述叠层结构和所述衬底邻接的多层介质层；以及贯穿所述多层介质层的接触孔，其中，所述多层介质层中至少有两层所述介质层的蚀刻速率不相同。优选地，所述多层介质层中各层所述介质层的蚀刻速率均不相同。优选地，所述多层介质层的蚀刻速率从下往上依次递增。优选地，所述多层介质层至少包括第一介质层、第二介质层，所述第二介质层的蚀刻速率大于所述第一介质层的蚀刻速率。优选地，还包括：第三介质层和第四介质层，所述第一介质层、第二介质层第三介质层和第四介质层的蚀刻速率依次递增。优选地，所述叠层结构的至少一侧形成台阶结构，使得所述叠层结构中的每一层所述栅极导体的上表面都至少部分被上一层所述栅极导体暴露。优选地，还包括：假沟道柱，所述假沟道柱贯穿至少部分所述多层介质层以及所述叠层结构中的至少部分所述栅极导体以提供支撑。根据本专利技术的另一方面，提供了一种3D存储器件的制造方法，包括：形成位于衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；形成与所述叠层结构和所述衬底邻接的多层介质层；以及形成贯穿所述多层介质层的接触孔，其中，所述多层介质层中至少有两层所述介质层的蚀刻速率不相同。优选地，所述多层介质层中各层所述介质层的蚀刻速率均不相同。优选地，所述多层介质层的蚀刻速率从下往上依次递增。优选地，形成所述多层介质层的步骤包括：在所述衬底表面和所述叠层结构的暴露表面依次形成各个所述介质层；在所述多层介质层表面形成阻挡层；形成贯穿所述阻挡层和所述多层介质层的开口，以暴露所述叠层结构的中间区域，所述中间区域用于形成与对应的所述栅极导体相连的沟道柱；以及进行平坦化处理，以去除所述阻挡层并形成所述多层介质层的平坦表面。优选地，还包括：在所述叠层结构的至少一侧形成台阶结构，使得所述叠层结构中的每一层所述栅极导体的上表面都至少部分被上一层所述栅极导体暴露。优选地，还包括：形成假沟道柱，所述假沟道柱贯穿至少部分所述多层介质层以及所述叠层结构中的至少部分所述栅极导体以提供支撑。本专利技术提供的3D存储器件及其制造方法，在叠层结构台阶化之后，采用不同蚀刻速率的介质层来覆盖叠层结构。在现有技术中，采用介质层覆盖叠层结构，介质层往往仅包括单一蚀刻速率的单层绝缘物质，单一蚀刻速率的单层绝缘物质导致高深宽比(HighAspectRatio,HAR)结构的蚀刻出现多种问题，包括：结构出现侧向弯曲；顶部关键尺寸和底部关键尺寸相差较大；结构颈缩；结构倾斜等。3D存储器件高深宽比结构对顶部关键尺寸和底部关键尺寸的控制尤其关键，如果顶部关键尺寸过大或者图形边缘粗糙，将劣化图形之间的电学隔离性能；接触孔形成后，相邻图形间可能产生短路，造成良率损失。如果底部关键尺寸过小，会造成接触电阻过高,直接影响电学接触性能。本专利技术实施例提供的3D存储器件及其制造方法，由于采用不同蚀刻速率的介质层来覆盖叠层结构，使材料的蚀刻速率自上而下依次递减，有利于提高对高深宽比蚀刻结构顶部关键尺寸和底部关键尺寸的形成过程的控制程度，进一步使得顶部关键尺寸和底部关键尺寸具有高精度的图形边缘，提高了3D存储器件的电学隔离性能和电学接触性能，避免了短路和接触电阻过高等现象的发生，整体上提高了3D存储器件的良率和可靠性。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。图2示出根据本专利技术实施例的3D存储器件的透视图。图3a至3j示出根据本专利技术实施例的3D存储器件制造方法的各个阶段的截面图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Singlechannelformation)结构形成具有存储功能的存储单元串。随着3D存储器件中沿垂直方向堆叠的存储单元层数越来越多，导致后续的假沟道柱(DummyChannelHole)以及接触孔(ContactHole)的深宽比(AspectRatio,A本文档来自技高网...

【技术保护点】
1.一种3D存储器件，包括：衬底；位于所述衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；与所述叠层结构和所述衬底邻接的多层介质层；以及贯穿所述多层介质层的接触孔，其中，所述多层介质层中至少有两层所述介质层的蚀刻速率不相同。

【技术特征摘要】
1.一种3D存储器件，包括：衬底；位于所述衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；与所述叠层结构和所述衬底邻接的多层介质层；以及贯穿所述多层介质层的接触孔，其中，所述多层介质层中至少有两层所述介质层的蚀刻速率不相同。2.根据权利要求1所述的3D存储器件，其中，所述多层介质层中各层所述介质层的蚀刻速率均不相同。3.根据权利要求1所述的3D存储器件，其中，所述多层介质层的蚀刻速率从下往上依次递增。4.根据权利要求1所述的3D存储器件，其中，所述多层介质层至少包括第一介质层、第二介质层，所述第二介质层的蚀刻速率大于所述第一介质层的蚀刻速率。5.根据权利要求4所述的3D存储器件，还包括：第三介质层和第四介质层，所述第一介质层、第二介质层第三介质层和第四介质层的蚀刻速率依次递增。6.根据权利要求1所述的3D存储器件，其中，所述叠层结构的至少一侧形成台阶结构，使得所述叠层结构中的每一层所述栅极导体的上表面都至少部分被上一层所述栅极导体暴露。7.根据权利要求1所述的3D存储器件，还包括：假沟道柱，所述假沟道柱贯穿至少部分所述多层介质层以及所述叠层结构中的至少部分所述栅极导体以提供支撑。8.一种3D存储器件的制造方法，包括：形成位于...

【专利技术属性】
技术研发人员：张富山，杨号号，张若芳，张勇，薛家倩，李思晢，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42