集成电路制造技术

半导体衬底具有背面和正面，并且包括与半导体衬底电隔离的半导体阱。器件被配置为从背面检测半导体衬底的薄化。器件包括至少一个沟槽，至少一个沟槽在两个外围位置之间的半导体阱内从正面向下延伸到位于距半导体阱底部一定距离处的位置。沟槽与半导体阱电隔离。检测电路被配置为测量表示两个接触区域之间的阱的电阻的物理量，两个接触区域分别位于至少一个第一沟槽任一侧上。

Integrated circuit

The semiconductor substrate has a back and a front face and includes a semiconductor trap electrically isolated from the semiconductor substrate. The device is configured to detect the thinning of the semiconductor substrate from the back. The device comprises at least one groove, which extends from the front to the bottom of the semiconductor well at a certain distance from the bottom of the semiconductor well in a semiconductor well between two peripheral positions. The trench is electrically isolated from the semiconductor trap. The detection circuit is configured to measure a physical quantity representing the resistance of a well between two contact areas located on either side of at least one first groove, respectively.

【技术实现步骤摘要】
集成电路相关申请的交叉引用本申请要求于2017年2月28日提交的专利号为1751595的法国申请的优先权，其公开内容通过引用整体并入法律允许的最大范围。
各种实施例涉及集成电路，更具体地，涉及从其背面检测集成电路的衬底的潜在薄化。
技术介绍
需要尽可能地保护集成电路(特别是装配有包含敏感信息的存储器的集成电路)免受攻击,特别是被设计为发现所存储的数据的攻击。可以通过聚焦的离子束(聚焦离子束简写为FIB)(例如通过激光束)进行一个可能的攻击。当攻击者从其背面，以尽可能接近形成在其前表面上的集成电路的组件()的方式使集成电路的衬底减薄时，这种攻击的有效性增加。
技术实现思路
根据一个实施例及其实现，因此提供了从其背面检测集成电路的衬底的潜在薄化，该检测易于实现并且在占据表面积方面特别紧凑。此外，集成电路还可以在电源电压和接地之间装配有解耦电容器(对本领域技术人员更为公知的是术语“填充帽”)。根据一个实施例，想法是至少部分地使用薄化检测器件来形成解耦电容器。根据一个方面，提供集成电路，集成电路包括具有背面和正面的半导体衬底，并且包括与衬底的其余部分电隔离的至少一个半导体阱的组件(组件可以潜在地包括多个半导体阱)。集成电路还包括用于经由其背面检测衬底的薄化的器件，该器件包括至少一个第一沟槽的组(该组能够潜在地包括多个第一沟槽)，至少一个第一沟槽在其外围外围上的两个位置之间的至少一个阱内延伸，并且从衬底的正面向下延伸到位于距至少一个阱的底部一定距离处的位置。至少一个第一沟槽与阱电隔离。检测器件包括检测电路，检测电路被配置为测量表示两个触点区域之间的阱的电阻的物理量，该两个接触区域分别位于至少一个第一沟槽的组的任一侧上。因此，根据该方面，至少一个沟槽直接形成在半导体阱(通常是有源区域)内，从所占用的表面积的角度来看，半导体阱易于实现并且是有利的。沟槽在距离阱的底部一定距离处延伸。因此，如果衬底被减薄，直到阱被减薄，则后者的电阻将增加，这将允许检测该薄化。表示该电阻的物理量可以是电阻本身，或者是其他的电流或电压。虽然可以将该检测器件用于设置在P型半导体衬底中的N型导电性的半导体阱中，但特别有利的是，在P型导电性的阱内形成第一沟槽或沟槽，P型导电性的阱通过三阱类型的结构与衬底的其余部分电隔离。实际上，特别是就所关心的横向隔离而言，这样的P型阱所占据的表面积相对于N型阱的表面积较小。因此，根据一个实施例，衬底和至少一个阱具备P型导电性，并且至少一个阱通过隔离区域与衬底电隔离，隔离区域包括外围隔离沟槽，例如，从正面延伸到衬底中并围绕至少一个阱的浅沟槽隔离(STI)类型的沟槽。隔离区域还包括掩埋在至少一个阱下的衬底中的N型导电性的半导体层(对于N型隔离区域，该掩埋层通常被本领域技术人员标记为缩写“NISO”)。隔离区域还包括中间外围绝缘区域，中间外围绝缘区域围绕至少一个阱并且被配置为确保掩埋半导体层和外围隔离沟槽之间的电隔离的连续性。至少一个第一沟槽然后在外围隔离沟槽上的至少两个位置之间延伸。根据第一可能变型，隔离区域包括附加的外围沟槽，附加的外围沟槽具有至少一个绝缘封套、从正面延伸穿过外围隔离沟槽(例如，浅沟槽隔离型的)、并具有在该外围隔离沟槽下延伸直到其与掩埋半导体层接触的下部。根据另一可能的变型，具有至少一个绝缘封套的该附加的外围沟槽从正面延伸穿过外围隔离沟槽，并且具有在距离掩埋半导体层一定距离处的该外围隔离沟槽下面延伸的下部，以及位于下部和掩埋半导体层之间的N型导电性的注入区域。换言之，在该变型中，附加的外围沟槽不与掩埋隔离层接触，并且然后通过N型导电性的嵌入区域形成阱的隔离。至少一个第一沟槽然后可以在附加的外围沟槽的两个位置之间延伸。该附加的外围沟槽可以是完全绝缘的。同样可以应用于至少一个第一沟槽。通过示例，检测电路可以包括：偏置电路，被配置为在两个接触区域之间施加电位差；以及测量电路，被配置用于测量两个接触区域之间流动的电流。代替完全绝缘的附加的外围沟槽以及至少一个第一沟槽，它们可以各自包括由绝缘封套(例如，由二氧化硅制成)包围的导电中心区域(例如，由多晶硅制成)。在这种情况下，这些沟槽也可用于形成解耦电容器。为此，根据一个实施例，组可以包括连接附加的外围沟槽的两个相对边缘的多个平行的第一沟槽。检测电路然后可以包括被配置用于在两个接触区域之间施加第一电位差的第一偏置电路以及被配置为测量在两个接触区域之间流动的电流的测量电路，并且集成电路可以包括第二偏置电路，第二偏置电路被配置用于在附加的外围沟槽的中心区域和至少一个半导体阱之间施加第二电位差(这允许在电源电压和接地之间形成解耦电容器)。由于至少一个第一沟槽可以具有与掩埋栅极的深度基本上相等的深度，结构还有利地与集成电路内存储器器件的制造兼容，存储器器件包括具有非易失性存储单元的存储器平面和具有掩埋栅极的选择晶体管。当集成电路包括多个阱时，器件还可以包括耦合电路，耦合电路被配置为将两个相邻阱串联地电耦合，以形成串联电耦合的阱链，耦合电路被设置在分别延伸到两个相邻阱中的至少一个第一沟槽的两个组之间。两个接触区域然后分别位于至少一个第一沟槽的两个组的任一侧，至少一个第一沟槽的两个组分别延伸到两个阱中，两个阱分别位于阱链的两端处。检测电路然后被配置用于测量表示两个接触区域之间的阱链的电阻的物理量。也可以这样使用级联阱的这种结构，换言之，不一定与用于检测衬底薄化的器件结合使用，以在集成电路内创建具有高电阻值的电阻电路或路径，同时占据减小的体积，这在模拟应用中特别有利。因此，根据另一方面，提供了包括半导体衬底的集成电路，半导体衬底具有背面和正面并且包括：与衬底的其余部分电隔离的多个(至少两个)半导体阱的组件；至少一个第一沟槽的组，延伸到其外围上的两个位置之间的每个阱中，并且从正面向下延伸到位于距离阱底部一定距离的位置处，至少一个第一沟槽与阱电隔离；耦合电路，被配置为将两个相邻的阱串联地电耦合，以形成串联电耦合的阱链，耦合电路被设置在分别延伸到两个相邻阱中的至少一个第一沟槽的两个组之间；以及两个接触区域，分别位于至少一个第一沟槽的两个组的任一侧上，至少一个第一沟槽的两个组分别延伸到两个阱中，两个阱分别位于阱链的两端处，以形成在两个接触区域之间延伸的电阻电路。根据另一方面，提供了物理物体，例如包括如上文所限定的集成电路的智能卡或诸如蜂窝移动电话或平板电脑的电子装置。附图说明通过检查非限制性实施例及其实现的详细描述以及附图，其他优点和特征将变得显而易见，其中：图1和图2表示集成电路的俯视图和截面图；图3示出了围绕阱的中间外围绝缘区域的变型；图4示出了由注入区域完成的沟槽；图5示出了存储器电路的横截面；图6至图8示出了允许经由背面检测衬底的薄化并形成解耦电容器的沟槽结构；图9示出了多个阱被串联电耦合以形成串联电耦合的阱链；图10示出了被串联电耦合以在集成电路内形成电阻电路的阱链；以及图11示意性地示出了智能卡实现。具体实施方式在图1和图2中，参考IC表示集成电路，值得注意地，集成电路包括形成在半导体衬底SB(这里具备P型导电性)内的半导体阱(也具备P型导电性)的组件ENS1。在这里所描述的示例中，组件ENS1包括两个半导体阱CS1和CS2。为了简化附图，图1中仅示出了阱C本文档来自技高网...

【技术保护点】
1.一种集成电路，其特征在于，包括：半导体衬底，具有背面和正面，并且包括至少一个半导体阱的组件，所述至少一个半导体阱与所述半导体衬底电隔离；以及被配置为从所述背面检测所述半导体衬底的薄化的器件，包括：至少一个第一沟槽的组，所述至少一个第一沟槽在所述至少一个半导体阱的外围上的两个位置之间、在所述至少一个半导体阱内延伸，并且从所述正面向下延伸至位于距所述至少一个半导体阱的底部一段距离的位置，所述至少一个第一沟槽与所述至少一个半导体阱电隔离；以及检测电路，被配置为测量表示在两个接触区域之间的所述至少一个半导体阱的电阻的物理量，所述两个接触区域分别位于至少一个第一沟槽的所述组的任一侧上。

【技术特征摘要】
2017.02.28 FR 17515951.一种集成电路，其特征在于，包括：半导体衬底，具有背面和正面，并且包括至少一个半导体阱的组件，所述至少一个半导体阱与所述半导体衬底电隔离；以及被配置为从所述背面检测所述半导体衬底的薄化的器件，包括：至少一个第一沟槽的组，所述至少一个第一沟槽在所述至少一个半导体阱的外围上的两个位置之间、在所述至少一个半导体阱内延伸，并且从所述正面向下延伸至位于距所述至少一个半导体阱的底部一段距离的位置，所述至少一个第一沟槽与所述至少一个半导体阱电隔离；以及检测电路，被配置为测量表示在两个接触区域之间的所述至少一个半导体阱的电阻的物理量，所述两个接触区域分别位于至少一个第一沟槽的所述组的任一侧上。2.根据权利要求1所述的集成电路，其特征在于，所述检测电路包括被配置为在所述两个接触区域之间施加电位差的偏置电路和被配置为测量在所述两个接触区域之间流动的电流的测量电路。3.根据权利要求1所述的集成电路，其特征在于，所述至少一个第一沟槽是完全绝缘的。4.根据权利要求1所述的集成电路，其特征在于，所述组包括多个第一沟槽。5.根据权利要求1所述的集成电路，其特征在于，所述至少一个半导体阱包括多个半导体阱。6.根据权利要求5所述的集成电路，其特征在于，还包括耦合电路，所述耦合电路被配置用于将所述多个半导体阱中的两个半导体阱串联电耦合，以形成串联电耦合的半导体阱链，所述耦合电路被设置在分别延伸到所述两个半导体阱中的至少一个第一沟槽的两个组之间，并且其中所述两个接触区域分别位于至少一个第一沟槽的所述两个组的任一侧上，所述至少一个第一沟槽的所述两个组分别延伸到分别位于所述半导体阱链的两端处的所述两个半导体阱中，所述检测电路被配置为测量表示在所述两个接触区域之间的所述半导体阱链的电阻的物理量。7.根据权利要求1所述的集成电路，其特征在于，所述集成电路是物体的一部分。8.根据权利要求7所述的集成电路，其特征在于，所述物体是智能卡。9.根据权利要求1所述的集成电路，其特征在于，所述半导体衬底和所述至少一个半导体阱具有P型导电性，并且其中所述至少一个半导体阱通过隔离区域与所述半导体衬底电隔离，所述隔离区域包括：外围隔离沟槽，所述外围隔离沟槽从所述正面延伸到所述半导体衬底中并且围绕所述至少一个半导体阱，具有N型导电性的半导体层，所述半导体层被掩埋在所述半导体衬底中、在所述至少一个半导体阱之下，以及中间外围绝缘区域，所述中间外围绝缘区域围绕所述至少一个半导体阱并且被配置为确保所掩埋的半导体层与所述外围隔离沟槽之间的电隔离的连续性，并且其中所述至少一个第一沟槽至少在所述外围隔离沟槽的两个位置之间延伸。10.根据权利要求9所述的集成电路，其特征在于，所述隔离区域包括附加的外围沟槽，所述附加的外围沟槽具有至少一个绝缘封套、从所述正面延伸穿过所述外围隔离沟槽、并且具有在该外围隔离沟槽之下延伸以与所掩埋的半导体层接触的下部。11.根据权利要求10所述的集成电路，其特征在于，所述至少一个第一沟槽在所述附加的外围沟槽的两个位置之间延伸。12.根据权利要求10所述的集成电路，其特征在于，所述附加的外围沟槽是完全绝缘的。13.根据权利要求9所述的集成电路，其特征在于，所述隔离区域包括附加的外围沟槽和具有N型导电性的注入区域，所述附加的外围沟槽具有至少一个绝缘封套、从所述正面延伸穿过所述外围隔离沟槽、并且具有在距所掩埋的半导体层一段距离处在所述外围隔离沟槽之下延伸的下部，所述注入区域位于下部与所述掩埋的半导体层之间。14.根据权利要求13所述的集成电路，其特征在于，所述至少一个第一沟槽在所述附加的外围沟槽的两个位置之间延伸。15.根据权利要求13所述的集成电路，其特征在于，所述附加的外围沟槽是完全绝缘的。16.一种集成电路，其特征在于，包括：半导体...

【专利技术属性】
技术研发人员：A·马扎基，
申请(专利权)人：意法半导体鲁塞公司，
类型：新型
国别省市：法国,FR