三维集成电路结构和接合结构制造技术

本发明专利技术公开了三维集成电路(3DIC)结构。3DIC结构包括第一芯片、第二芯片和至少一个衬底通孔(TSV)。第一芯片通过第一芯片的第一接合焊盘和第二芯片的第二接合焊盘电连接至第二芯片。TSV从第一芯片的第一后侧延伸至第一芯片的金属化元件。至少一个导电通孔在TSV和第一接合焊盘之间电连接，并且至少一个细长的槽或封闭的空间处于至少一个导电通孔内。本发明专利技术的实施例还涉及接合结构。

【技术实现步骤摘要】

本专利技术的实施例涉及集成电路器件，更具体地，涉及三维集成电路结构和接合结构。
技术介绍
近年来，由于各个电组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。对于大部分而言，这种集成密度的改进来自于最小部件尺寸的连续减小，这使得更多的组件集成到给定的区域。这些更小的电组件也需要比以前的封装件占据更小面积的更小的封装件。半导体的封装件的类型的实例包括方形扁平封装(QFP)、引脚网格阵列(PGA)、球栅阵列(BGA)、倒装芯片(FC)、三维集成电路(3DIC)、晶圆级封装(WLP)和堆叠式封装(PoP)器件。通过在半导体晶圆级的芯片上方放置芯片来制备一些3DIC。由于减小了堆叠的芯片之间的互连件的长度，3DIC提供了改进的集成密度以及诸如更快的速度和更高的带宽的其它的优势。然而，存在许多与3DIC相关的挑战。
技术实现思路
本专利技术的实施例提供了一种三维集成电路结构，包括：第一芯片，通过所述第一芯片的第一接合焊盘和第二芯片的第二接合焊盘电连接至所述第二芯片；以及至少一个衬底通孔(TSV)，从所述第一芯片的第一后侧延伸至所述第一芯片的金属化元件，其中，至少一个导电通孔在所述TSV和所述第一接合焊盘之间电连接，并且至少一个细长的槽或封闭的空间在所述至少一个导电通孔内。本专利技术的另一实施例提供了一种三维集成电路结构，包括：第一芯片，通过包括金属至金属接合和电介质至电介质接合的混合接合接合至第二芯片；以及至少一个衬底通孔(TSV)，穿透所述第一芯片的第一衬底并且通过多个条状的导电通孔电连接至所述第二芯片。本专利技术的又一实施例提供了一种三维集成电路结构，包括：第一芯片，接合至第二芯片；以及至少一个衬底通孔(TSV)，穿透所述第一芯片的第一衬底并且落在所述第一芯片的金属栅极上。附图说明图1A至图1F是根据一些实施例的形成3DIC结构的方法的截面图。图2是根据一些实施例的示出形成3DIC结构的方法的流程图。图3A至图3F是根据可选实施例的形成3DIC结构的方法的截面图。图4是根据可选实施例的示出形成3DIC结构的方法的流程图。图5至图10是根据一些实施例的3DIC结构的导电通孔和邻近的导电层的局部俯视图。图11至图14是根据一些实施例的3DIC结构的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面以简化的方式描述了组件和布置的具体实例以表达本专利技术的目的。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中，相同参考标号和/或字符可以用于指相同或类似的部分。重复的使用参考标号是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…上”、“在…上方”、“上面”、“在…之上”、“上部”和类似的空间相对术语，以描述如图所示一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，并且本文使用的空间相对描述符可以同样地作出相应的解释。图1A至图1F是根据一些实施例的形成3DIC结构的方法的截面图。参照图1A，提供了多个第一芯片10。在一些实施例中，每个第一芯片10均包括限定至少一个有源区域的隔离结构101、栅极介电层102、有源区域中位于第一衬底100上方的栅极104、位于栅极104旁边的第一衬底100中的源极/漏极区域105以及栅极104上面的介电层107。在一些实施例中，第一衬底100包括诸如硅或锗的元素半导体和/或诸如硅锗、碳化硅、砷化镓、砷化铟、氮化镓或磷化铟的化合物半导体。在一些实施例中，第一衬底100是绝缘体上半导体(SOI)衬底。在各个实施例中，第一衬底100可以采取平面衬底、具有多个鳍的衬底、纳米线的形式或本领域普通技术人员已知的其它形式。隔离结构101是浅沟槽隔离(STI)结构。栅极介电层102由氧化硅、高介电常数(高k)材料或它们的组合制成。在一些实施例中，高k材料具有大于约4或甚至大于约10的介电常数。在一些实施例中，高k材料包括诸如氧化钛(TiO2)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化钽(Ta2O5)、钡和锶钛氧化物((Ba,Sr)TiO3)或它们的组合的金属氧化物。在一些实施例中，栅极104是包括金属、金属合金、金属硅化物或它们的组合的金属栅极。在可选实施例中，栅极104是多晶硅栅极。源极/漏极区域105包括外延层(例如，SiGe或SiC)和/或其中的掺杂区域。在一些实施例中，在介电层107中形成电连接至源极/漏极区域105的至少一个插塞106。在介电层107中形成电连接至栅极104的至少一个插塞108。在一些实施例中，每个插塞106和108均包括金属材料(例如，W、Cu、Al或它们的合金)和金属材料旁边和下面的扩散阻挡材料(例如，TiW、Ti、TiN、Ta、TaN或它们的组合)，并且通过诸如光刻蚀刻步骤和随后的镀、化学汽相沉积(CVD)、物理汽相沉积(PVD)等合适的工艺形成。在一些实施例中，至少一个衬底通孔(TSV)118穿过介电层107形成并且延伸至部分第一衬底100。在一些实施例中，每个TSV118均包括形成在开口110的侧壁和底面的衬垫112、形成在衬垫112上的扩散阻挡层114以及填充在开口100中的金属层116。衬垫112由诸如氧化硅或氮化硅的绝缘材料制成并且通过诸如CVD的合适的工艺形成。扩散阻挡层114由Ta、TaN、Ti、TiN或它们的组合制成并且通过诸如CVD或PVD的合适的工艺形成。金属层116由Cu、Al、Ni、Sn或它们的合金制成并且通过诸如镀或CVD的合适的工艺形成。在一些实施例中，每个开口110均具有宽的顶部和窄的底部。更具体地，每个开口110均形成有倾斜的侧壁，并且开口110的截面面积朝向第一芯片10的第一后侧10b减小。在可选实施例中，一个或多个开口110具有基本垂直的侧壁。此外，虽然图1A示出了每个第一芯片10中的一个TSV118，但是，TSV118的数量可以根据实际应用调整。每个第一芯片10还包括多个导电层(例如，金属线)和位于两个邻近的导电层之间并且嵌入在介电层中的多个导电通孔(例如，金属通孔)。在一些实施例中，在介电层107上方形成电连接至TSV118以及插塞106和108的金属线120。金属线124通过嵌入在介电层122内的多个导电通孔123电连接至金属线120。金属线128通过嵌入在介电层126内的多个导电通孔125电连接至金属线124。金属线132通过嵌入在介电层130内的多个导电通孔131电连接至金属线128。此处，当用“在基本相同的层级处”描述元件时，元件形成在相同的层中的基本相同的高度处，或具有嵌入在相同的层内的相同的位置。在一些实施例中，在基本相本文档来自技高网...

【技术保护点】
一种三维集成电路结构，包括：第一芯片，通过所述第一芯片的第一接合焊盘和第二芯片的第二接合焊盘电连接至所述第二芯片；以及至少一个衬底通孔(TSV)，从所述第一芯片的第一后侧延伸至所述第一芯片的金属化元件，其中，至少一个导电通孔在所述TSV和所述第一接合焊盘之间电连接，并且至少一个细长的槽或封闭的空间在所述至少一个导电通孔内。

【技术特征摘要】
2015.08.19 US 14/830,7321.一种三维集成电路结构，包括：第一芯片，通过所述第一芯片的第一接合焊盘和第二芯片的第二接合焊盘电连接至所述第二芯片；以及至少一个衬底通孔(TSV)，从所述第一芯片的第一后侧延伸至所述第一芯片的金属化元件，其中，至少一个导电通孔在所述TSV和所述第一接合焊盘之间电连接，并且至少一个细长的槽或封闭的空间在所述至少一个导电通孔内。2.根据权利要求1所述的三维集成电路结构，其中，所述金属化元件是最靠近所述第一芯片的所述第一后侧的金属线。3.根据权利要求1所述的三维集成电路结构，其中，所述金属化元件是所述第一芯片的金属栅极。4.根据权利要求1所述的三维集成电路结构，还包括填充处于所述至少一个导电通孔内的所述至少一个细长的槽或封闭的空间的介电材料。5.根据权利要求1所述的三维集成电路结构，其中，由所述第一后侧暴露的所述...

【专利技术属性】
技术研发人员：余振华，叶松峯，陈明发，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71