半导体器件制造技术

本发明专利技术提供一种半导体器件，该半导体器件包括：沟道图案，设置在基板上；一对源极/漏极图案，设置在每个沟道图案的第一侧和第二侧；以及栅电极，设置在沟道图案周围，其中栅电极包括相邻的沟道图案之间的第一凹陷的顶表面，其中沟道图案与基板间隔开，并且其中栅电极设置在基板和沟道图案之间。

【技术实现步骤摘要】
半导体器件
本专利技术构思的示范性实施方式涉及半导体器件，更具体地，涉及包括场效应晶体管的半导体器件以及用于制造该半导体器件的方法。
技术介绍
由于其小尺寸、多功能特性和/或低制造成本，半导体器件在电子产业中随处可见。半导体器件可以是用于存储数据的存储器件、用于处理数据的逻辑器件、或具有存储和逻辑元件两者的混合器件。为了满足对于具有高可靠性和高速度的电子器件的增加的需求，期望多功能的半导体器件。为了满足这些技术要求，半导体器件的复杂性和集成度正被增加。
技术实现思路
在本专利技术构思的示范性实施方式中，一种半导体器件包括：沟道图案，设置在基板上；一对源极/漏极图案，设置在每个沟道图案的第一侧和第二侧；以及栅电极，设置在沟道图案周围，其中栅电极包括在相邻的沟道图案之间的第一凹陷的顶表面，其中沟道图案与基板间隔开，并且其中栅电极设置在基板和沟道图案之间。在本专利技术构思的示范性实施方式中，一种半导体器件包括：沟道图案，设置在基板上的一对源极/漏极图案之间；栅电极，设置在沟道图案周围；掩模图案，在沟道图案上；以及栅极覆盖图案，覆盖栅电极和掩模图案，其中栅电极的顶表面低于掩模图案的顶表面，其中沟道图案与基板间隔开，并且其中栅电极设置在基板和沟道图案之间。在本专利技术构思的示范性实施方式中，一种半导体器件包括：在基板上的有源图案，该有源图案包括第一半导体图案和与第一半导体图案间隔开的第二半导体图案；以及栅电极，交叉有源图案并在第一方向上延伸，其中栅电极设置在第一半导体图案和第二半导体图案之间，其中第二半导体图案包括沟道图案和源极/漏极图案，并且其中栅电极包括邻近于第二半导体图案的凹陷的顶表面。在本专利技术构思的示范性实施方式中，一种半导体器件包括：基板；半导体图案，设置在基板上；第一沟道和第二沟道，设置在半导体图案中，其中第一沟道和第二沟道彼此相邻；以及栅电极，设置在第一沟道和第二沟道中的每个的第一侧和第二侧并在半导体图案和第一沟道之间以及在半导体图案和第二沟道之间，其中栅电极的在第一沟道和第二沟道之间的表面向基板凹陷并低于第一沟道和第二沟道的顶表面。附图说明通过参照附图详细地描述本专利技术构思的示范性实施方式，本专利技术构思的以上和其它的特征将变得更加明显。在附图中，相同的附图标记可以指的是相同的元件。图1是示出根据本专利技术构思的示范性实施方式的半导体器件的俯视图。图2A、图2B和图2C是分别沿着图1的线A-A'、B-B'和C-C'截取的剖视图。图3A是示出图1的区域‘M’的透视图。图3B是沿着图3A的线D-D'截取的透视图。图4、图6、图8、图10、图12、图14和图16是示出根据本专利技术构思的示范性实施方式的用于制造半导体器件的方法的俯视图。图5A、图7A、图9A、图11A、图13A、图15A和图17A是分别沿着图4、图6、图8、图10、图12、图14和图16的线A-A'截取的剖视图。图5B、图7B、图9B、图11B、图13B、图15B和图17B是分别沿着图4、图6、图8、图10、图12、图14和图16的线B-B'截取的剖视图。图7C、图9C、图11C、图13C、图15C和图17C是分别沿着图6、图8、图10、图12、图14和图16的线C-C'截取的剖视图。图18、图19和图20是沿着图1的线B-B'截取的剖视图，用于示出根据本专利技术构思的示范性实施方式的半导体器件。图21A、图21B和图21C是分别沿着图1的线A-A'、B-B'和C-C'截取的剖视图，用于示出根据本专利技术构思的示范性实施方式的半导体器件。图22是沿着图3A的线D-D'截取的透视图，用于示出根据本专利技术构思的示范性实施方式的半导体器件。图23A、图24A、图25A、图26A、图27A、图28A和图29A是分别沿着图4、图6、图8、图10、图12、图14和图16的线A-A'截取的剖视图，用于示出根据本专利技术构思的示范性实施方式的制造半导体器件的方法。图23B、图24B、图25B、图26B、图27B、图28B和图29B是分别沿着图4、图6、图8、图10、图12、图14和图16的线B-B'截取的剖视图，用于示出根据本专利技术构思的示范性实施方式的制造半导体器件的方法。图24C、图25C、图26C、图27C、图28C和图29C是分别沿着图6、图8、图10、图12、图14和图16的线C-C'截取的剖视图，用于示出根据本专利技术构思的示范性实施方式的制造半导体器件的方法。图30A和图30B是分别沿着图1的线A-A'和B-B'截取的剖视图，用于示出根据本专利技术构思的示范性实施方式的半导体器件。图31A和图31B是分别沿着图1的线A-A'和B-B'截取的剖视图，用于示出根据本专利技术构思的示范性实施方式的半导体器件。图32、图33和图34是沿着图1的线B-B'截取的剖视图，用于示出根据本专利技术构思的示范性实施方式的半导体器件。图35A、图35B和图35C是分别沿着图1的线A-A'、B-B'和C-C'截取的剖视图，用于示出根据本专利技术构思的示范性实施方式的半导体器件。图36是沿着图3A的线D-D'截取的透视图，用于示出根据本专利技术构思的示范性实施方式的半导体器件。图37A、图37B、图37C、图38A、图38B、图38C、图39A、图39B、图39C、图40A、图40B、图40C、图41A、图41B、图41C、图42A、图42B和图42C是沿着图1的线A-A'、B-B'和C-C'截取的剖视图，用于示出根据本专利技术构思的示范性实施方式的半导体器件。具体实施方式图1是示出根据本专利技术构思的示范性实施方式的半导体器件的俯视图。图2A、图2B和图2C是分别沿着图1的线A-A'、B-B'和C-C'截取的剖视图。图3A是示出图1的区域‘M’的透视图。图3B是沿着图3A的线D-D'截取的透视图。参照图1、图2A、图2B、图2C、图3A和图3B，器件隔离层ST可以提供在基板100上。器件隔离层ST可以将p沟道金属氧化物半导体场效应晶体管(PMOSFET)区域PR和n沟道金属氧化物半导体场效应晶体管(NMOSFET)区域NR分离。基板100可以是包括硅、锗或硅锗的半导体基板，或可以是化合物半导体基板。在本专利技术构思的示范性实施方式中，基板100可以是硅基板。器件隔离层ST可以包括绝缘材料，诸如硅氧化物层。PMOSFET区域PR和NMOSFET区域NR可以在第一方向D1上彼此间隔开，器件隔离层ST插置在两者之间。第一方向D1可以平行于基板100的顶表面。PMOSFET区域PR和NMOSFET区域NR可以在交叉第一方向D1的第二方向D2上延伸。PMOSFET区域PR和NMOSFET区域NR之间的器件隔离层ST可以比有源图案AP1和AP2之间的器件隔离层ST深。PMOSFET区域PR和NMOSFET区域NR可以是在其上设置构成半导体器件的逻辑电路的逻辑晶体管的逻辑单元区域。例如，构成处理器内核或输入/输出(I/O)端子的逻辑晶体管可以设置在基板100的逻辑单元区域上。PMOSFET区域PR和NMOSFET区域NR可以包括逻辑晶体管中的一些。另外，PMOSFET区域PR和NMOSFET区域NR可以构成用于存储逻辑数据的存储单元区域。例如，构成多个静态随机存取存储器(SRAM)单元的存储单元晶体管可以设置在基板100的存储单元区域上。PM本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：沟道图案，设置在基板上；一对源极/漏极图案，设置在每个所述沟道图案的第一侧和第二侧；以及栅电极，设置在所述沟道图案周围，其中所述栅电极包括在相邻的沟道图案之间的第一凹陷的顶表面，其中所述沟道图案与所述基板间隔开，以及其中所述栅电极设置在所述基板和所述沟道图案之间。

【技术特征摘要】
2017.03.23 KR 10-2017-00371121.一种半导体器件，包括：沟道图案，设置在基板上；一对源极/漏极图案，设置在每个所述沟道图案的第一侧和第二侧；以及栅电极，设置在所述沟道图案周围，其中所述栅电极包括在相邻的沟道图案之间的第一凹陷的顶表面，其中所述沟道图案与所述基板间隔开，以及其中所述栅电极设置在所述基板和所述沟道图案之间。2.如权利要求1所述的半导体器件，还包括：接触，连接到所述源极/漏极图案中的至少一个，其中所述栅电极的顶表面的最低点低于所述接触的底表面。3.如权利要求1所述的半导体器件，其中所述沟道图案彼此间隔开并布置在第一方向上，以及其中所述栅电极在所述第一方向上延伸。4.如权利要求1所述的半导体器件，其中所述第一凹陷的顶部表面的高度从所述相邻的沟道图案中的第一沟道图案到所述相邻的沟道图案中的第二沟道图案减小然后增大。5.如权利要求1所述的半导体器件，其中所述基板包括第一区域和第二区域，其中所述源极/漏极图案包括：在所述第一区域上的第一源极/漏极图案；以及在所述第二区域上的第二源极/漏极图案，以及其中所述第一源极/漏极图案包括与所述基板的半导体元素不同的半导体元素。6.如权利要求5所述的半导体器件，其中所述栅电极包括在所述第一区域与所述第二区域之间的第二凹陷的顶表面，以及其中所述第二凹陷的顶表面的自所述基板起的高度低于所述第一凹陷的顶表面的自所述基板起的高度。7.如权利要求1所述的半导体器件，其中所述源极/漏极图案与所述基板间隔开，所述半导体器件还包括：绝缘图案，设置在所述基板与所述源极/漏极图案之间。8.如权利要求1所述的半导体器件，还包括：掩模图案，与所述沟道图案交叠。9.如权利要求8所述的半导体器件，其中所述栅电极的最高点低于所述掩模图案的顶表面。10.如权利要求8所述的半导体器件，还包括：栅极覆盖图案，覆盖所述栅电极和所述掩模图案；和栅极间隔物，设置在所述栅电极的侧壁上、所述掩模图案中的每个的在与所述栅电极延伸的方向垂直的方向上的边缘部分上、以及所述栅极覆盖图案的侧壁上，其中所述栅极间隔物的顶表面与所述栅极覆盖图案的顶表面基本上共面。11.如权利要求1所述的半导体器件，其中所述栅电极设置在每个所述沟道图案的顶表面、第一侧...

【专利技术属性】
技术研发人员：金成玟，金洞院，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR