一种半导体器件及其制造方法和电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法和电子装置，所述方法包括：提供半导体衬底，所述半导体衬底包括PMOS器件区，在所述PMOS器件区的所述半导体衬底中设置有第一源区和第一漏区；对所述第一源区和所述第一漏区进行第一离子注入，所述第一离子注入的掺杂离子为P型掺杂杂质；在所述第一源区和所述第一漏区表面均形成第一金属硅化物层，其中，所述P型掺杂杂质位于所述半导体衬底和所述第一金属硅化物层的界面处。本发明专利技术的制造方法，所述半导体衬底和所述第一金属硅化物层的界面处掺杂所述P型掺杂杂质，形成掺杂剂分离肖特基，从而降低肖特基势垒高度，进而降低接触电阻，提高器件的性能。

Semiconductor device and manufacturing method and electronic device thereof

The invention provides a semiconductor device and a manufacturing method and an electronic device. The method includes: providing a semiconductor substrate, the semiconductor substrate including a PMOS device area, a first source area and a first leakage region in the semiconductor substrate of the PMOS device area, and a first source area and the first leakage region. An ion implantation, the doped ion implanted by the first ion is a P type doping impurity, and the first metal silicide layer is formed on the first source area and the surface of the first leakage region, in which the P type doping impurity is located at the interface of the semiconductor substrate and the first metal silicide layer. In the manufacturing method of the present invention, the semiconductor substrate and the interface of the first metal silicide layer are doped with the P doped impurity, forming a dopant to separate Schottky, thereby reducing the Schottky barrier height, thereby reducing the contact resistance and improving the performance of the device.

【技术实现步骤摘要】
一种半导体器件及其制造方法和电子装置
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法和电子装置。
技术介绍
随着半导体器件集成度不断增大，半导体器件相关的临界尺寸不断减小，相应的出现了很多问题，如器件源漏区的表面电阻和接触电阻相应增加，导致器件的响应速度降低，信号出现延迟。因此，低电阻率的互连结构成为制造高集成度半导体器件的一个关键要素。为了降低器件源漏区的接触电阻，引入了金属硅化物的工艺方法，通常金属硅化物形成在器件源漏区的表面上，所述金属硅化物具有较低的电阻率，可以显著减小源漏区的接触电阻。金属硅化物和自对准金属硅化物及形成工艺已被广泛地用于降低器件源极和漏极的表面电阻和接触电阻，从而降低电阻电容延迟时间。随着晶体管特征尺寸的不断缩小和集成电路集成度的不断增大，晶体管的外部寄生电阻(parasiticexternalresistance，简称Rext)成为了限制晶体管和集成电路性能的主要因素。在组成Rext的五个电阻成分中，源极/漏极区域的接触电阻(Rc)由于金属/半导体接触面积的缩小而增大，使得接触电阻成为了外部寄生电阻的主要组成部分。在14nm及其以下节点时，Rext会显著降低半导体器件的性能，除非源、漏极(S/D)区域的比接触电阻率(SpecificContactResistivity,ρc)减小。比接触电阻率可以通过下述的方程式定义：其中，ρc表示金属硅化物/Si的接触电阻率(silicide/Sicontactresisitivity)，φBn表示肖特基势垒高度(theSchottkybarrierheight)，ND表示n型杂质掺杂浓度(n-typedopingconcentration)，εr表示相对介电常数(therelativepermittivity)，m*表示电子有效质量(effectivemassofelectrons)，表示约化普朗克常量(Planck’sconstant)，q表示电子电荷(elctroniccharge)。由上述公式可以看出降低肖特基势垒高度是降低接触电阻的有效方法之一。另外，大多数金属材料可以在靠近硅的中间禁带处引起费米能级钉扎(FLP)效应，进而使的肖特基势垒高度很大，对ρc造成负面影响，由于费米能级钉扎(FLP)效应，使进一步降低肖特基势垒高度φBn变的更加困难。因此，有必要提出一种新的半导体器件的制造方法，以进一步降低接触电阻。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，所述半导体衬底包括PMOS器件区，在所述PMOS器件区的所述半导体衬底中设置有第一源区和第一漏区；对所述第一源区和所述第一漏区进行第一离子注入，所述第一离子注入的掺杂离子为P型掺杂杂质；在所述第一源区和所述第一漏区表面均形成第一金属硅化物层，其中，所述P型掺杂杂质位于所述半导体衬底和所述第一金属硅化物层的界面处。进一步，在进行所述第一离子注入之前，还包括以下步骤：在所述半导体衬底上形成层间介电层；在所述层间介电层中形成第一接触孔开口，所述第一接触孔开口分别露出所述第一源区和所述第一漏区。进一步，在形成所述第一离子注入之前还包括以下步骤：对所述第一源区和所述第一漏区进行第一预非晶化离子注入。进一步，在所述第一离子注入之后、形成所述第一金属硅化物层之前，或者，在形成所述第一金属硅化物层之后，还包括以下步骤：进行氟离子注入，以使注入的氟离子位于所述半导体衬底和所述第一金属硅化物层的界面处。进一步，所述氟离子注入的注入剂量范围为1E14/cm2～3E15/cm2。进一步，所述半导体衬底还包括NMOS器件区，在所述NMOS器件区的所述半导体衬底中设置有第二源区和第二漏区，所述方法还一进步包括以下步骤：在形成所述第一接触孔开口的步骤中，同时在所述层间介电层中形成第二接触孔开口，所述第二接触孔开口分别露出所述第二源区和所述第二漏区。进一步，在形成所述第二接触孔开口之后、所述第一离子注入的步骤之前，或者，在所述第一离子注入的步骤之后，形成所述第一金属硅化物层之前，还包括以下步骤：对露出的所述第二源区和所述第二漏区进行第二离子注入，所述第二离子注入的掺杂离子为N型掺杂杂质。进一步，在形成所述第一金属硅化物层的步骤中，同时在所述第二漏区和所述第二源区表面均形成第二金属硅化物层，其中，所述N型掺杂杂质位于所述半导体衬底和所述第二金属硅化物层的界面处。进一步，在所述第二离子注入之后、形成所述第二金属硅化物层之前，或者，在形成所述第二金属硅化物层之后，还包括以下步骤：进行氢离子注入，以使注入的氢离子位于所述半导体衬底和所述第二金属硅化物层的界面处。进一步，所述氢离子注入的注入剂量范围为1E14/cm2～3E15/cm2。进一步，在所述第二离子注入之前，形成所述第二接触孔开口之后，还包括以下步骤：对露出的所述第二源区和所述第二漏区进行第二预非晶化离子注入。进一步，在形成所述层间介电层之前，还包括在所述第一源区和所述第一漏区中形成第一应力层的步骤，其中，之后形成的所述第一接触孔开口的底部位于所述第一应力层的表面，所述第一金属硅化物层形成在所述第一应力层的表面。进一步，在形成所述层间介电层之前，还包括在所述第二源区和所述第二漏区中形成第二应力层的步骤，其中，之后形成的所述第二接触孔开口的底部位于所述第二应力层中，所述第二金属硅化物层形成在所述第二应力层的表面。本专利技术另一方面还提供一种半导体器件，包括：半导体衬底，所述半导体衬底包括PMOS器件区，在所述PMOS器件区的所述半导体衬底中设置有第一源区和第一漏区；在所述第一漏区和所述第一源区的表面均形成有第一金属硅化物层，其中，在所述第一金属硅化物层和所述半导体衬底的界面处掺杂有P型掺杂杂质。进一步，在所述第一金属硅化物层和所述半导体衬底的界面处还掺杂有氟离子。进一步，所述半导体衬底还包括NMOS器件区，在所述NMOS器件区的所述半导体衬底中设置有第二源区和第二漏区，在所述第二漏区和所述第二源区的表面均形成有第二金属硅化物层，其中，在所述半导体衬底和所述第二金属硅化物层的界面处掺杂有N型掺杂杂质。进一步，在所述半导体衬底和所述第二金属硅化物层的界面处还掺杂有氢离子。进一步，在所述半导体衬底上形成有层间介电层；第一接触孔，形成在所述层间介电层中并与所述第一金属硅化物层电连接；第二接触孔，形成在所述层间介电层中并与所述第二金属硅化物层电连接。进一步，在所述第一源区和所述第一漏区中还形成有第一应力层，所述第一金属硅化物层形成在所述第一应力层表面，所述P型掺杂杂质位于所述第一应力层和所述第一金属硅化物层的界面处。进一步，在所述第二源区和所述第二漏区中还形成有第二应力层，所述第二金属硅化物层形成在所述第二应力层表面，在所述第一应力层和所述第二金属硅化物层的界面处掺杂有所述N型掺杂杂质。本专利技术再一方面提供一种电子装置，其包括前述的半导体器件。本专利技术的制造方法，在所述第一源区和本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底包括PMOS器件区，在所述PMOS器件区的所述半导体衬底中设置有第一源区和第一漏区；对所述第一源区和所述第一漏区进行第一离子注入，所述第一离子注入的掺杂离子为P型掺杂杂质；在所述第一源区和所述第一漏区表面均形成第一金属硅化物层，其中，所述P型掺杂杂质位于所述半导体衬底和所述第一金属硅化物层的界面处。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底包括PMOS器件区，在所述PMOS器件区的所述半导体衬底中设置有第一源区和第一漏区；对所述第一源区和所述第一漏区进行第一离子注入，所述第一离子注入的掺杂离子为P型掺杂杂质；在所述第一源区和所述第一漏区表面均形成第一金属硅化物层，其中，所述P型掺杂杂质位于所述半导体衬底和所述第一金属硅化物层的界面处。2.如权利要求1所述的制造方法，其特征在于，在进行所述第一离子注入之前，还包括以下步骤：在所述半导体衬底上形成层间介电层；在所述层间介电层中形成第一接触孔开口，所述第一接触孔开口分别露出所述第一源区和所述第一漏区。3.如权利要求1或2所述的制造方法，其特征在于，在形成所述第一离子注入之前还包括以下步骤：对所述第一源区和所述第一漏区进行第一预非晶化离子注入。4.如权利要求1所述的制造方法，其特征在于，在所述第一离子注入之后、形成所述第一金属硅化物层之前，或者，在形成所述第一金属硅化物层之后，还包括以下步骤：进行氟离子注入，以使注入的氟离子位于所述半导体衬底和所述第一金属硅化物层的界面处。5.如权利要求4所述的制造方法，其特征在于，所述氟离子注入的注入剂量范围为1E14/cm2～3E15/cm2。6.如权利要求2所述的制造方法，其特征在于，所述半导体衬底还包括NMOS器件区，在所述NMOS器件区的所述半导体衬底中设置有第二源区和第二漏区，所述方法还一进步包括以下步骤：在形成所述第一接触孔开口的步骤中，同时在所述层间介电层中形成第二接触孔开口，所述第二接触孔开口分别露出所述第二源区和所述第二漏区。7.如权利要求6所述的制造方法，其特征在于，在形成所述第二接触孔开口之后、所述第一离子注入的步骤之前，或者，在所述第一离子注入的步骤之后，形成所述第一金属硅化物层之前，还包括以下步骤：对露出的所述第二源区和所述第二漏区进行第二离子注入，所述第二离子注入的掺杂离子为N型掺杂杂质。8.如权利要求7所述的制造方法，其特征在于，在形成所述第一金属硅化物层的步骤中，同时在所述第二漏区和所述第二源区表面均形成第二金属硅化物层，其中，所述N型掺杂杂质位于所述半导体衬底和所述第二金属硅化物层的界面处。9.如权利要求8所述的制造方法，其特征在于，在所述第二离子注入之后、形成所述第二金属硅化物层之前，或者，在形成所述第二金属硅化物层之后，还包括以下步骤：进行氢离子注入，以使注入的氢离子位于所述半导体衬底和所述第二金属硅化物层的界面处。10.如权利要求9所述的制造方法，其特征在于，所述氢离子注入的注入剂量范围为1E...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31