半导体元件制造技术

一种半导体元件，包含一基材、一第一隔离结构、一第二隔离结构浅沟槽隔离以及多个半导体鳍片。此第一隔离结构是位于此基材上且具有一第一厚度。此第二隔离结构邻接此第一隔离结构且具有一第二厚度。此第一厚度是不同于此第二厚度。这些半导体鳍片分别邻接此第一隔离结构与此第二隔离结构。

【技术实现步骤摘要】
半导体元件
本揭露是关于一种半导体元件，特别是一种具有隔离结构的半导体元件。
技术介绍
浅沟槽隔离(Shallowtrenchisolation；STI)有助于避免邻近半导体元件之间的漏电流。在浅沟槽隔离中，一或多个沟槽是蚀刻至基材的表面，接着以介电材料填充，沟槽是用来隔离多个半导体元件，介电材料有助于降低多个半导体元件之间的漏电流。
技术实现思路
根据部分实施方式，一半导体元件包含一基材、一第一隔离结构、一第二隔离结构及多个半导体鳍片。此第一隔离结构是位于此基材上且具有一第一厚度。此第二隔离结构邻接此第一隔离结构且具有一第二厚度。此第一厚度是不同于此第二厚度。这些半导体鳍片分别邻接此第一隔离结构及此第二隔离结构。附图说明阅读以下详细叙述并搭配对应的附图，可了解本揭露的多个样态。需留意的是，附图中的多个特征并未依照该业界领域的标准作法绘制实际比例。事实上，所述的特征的尺寸可以任意的增加或减少以利于讨论的清晰性。图1至图14为根据本揭露的部分实施方式的集成电路的制造方法的剖面图；图15为根据本揭露的部分实施方式的集成电路的俯视图；以及图16至图28为根据本揭露的部分实施方式的制造集成电路的剖面图。具体实施方式以下将以附图及详细说明清楚说明本揭露的精神，任何所属
中具有通常知识者在了解本揭露的实施例后，当可由本揭露所教示的技术，加以改变及修饰，其并不脱离本揭露的精神与范围。举例而言，叙述“第一特征形成于第二特征上方或上”，于实施例中将包含第一特征及第二特征具有直接接触；且也将包含第一特征和第二特征为非直接接触，具有额外的特征形成于第一特征和第二特征之间。此外，本揭露在多个范例中将重复使用元件标号以和/或文字。重复的目的在于简化与厘清，而其本身并不会决定多个实施例以和/或所讨论的配置之间的关系。此外，方位相对词汇，如“在…之下”、“下面”、“下”、“上方”或“上”或类似词汇，在本文中为用来便于描述绘示于附图中的一个元件或特征至另外的元件或特征的关系。方位相对词汇除了用来描述装置在附图中的方位外，其包含装置于使用或操作下的不同的方位。当装置被另外设置(旋转90度或者其他面向的方位)，本文所用的方位相对词汇同样可以相应地进行解释。图1至图14为根据本揭露的部分实施方式的集成电路的制造方法的俯视图。如图1所示，半导体基材110包含一些部分于元件区域112、114、116及118中。于部分实施方式中，半导体基材110包含硅。其他材料，例如碳、锗、镓、砷、氮、铟、磷或类似物亦可被包含于半导体基材110中。于部分实施方式中，元件区域112、114、116及118是不同区域，像是逻辑磁心区域、高电压(highvoltage；HV)元件区域、记忆体元件区域(例如嵌入式非挥发记忆体(non-volatilememory；NVM)区域或嵌入式静态随机处理记忆体(staticrandomaccessmemory；SRAM)区域)、互补式金属氧化物半导体(complementarymetal-oxide-semiconductor；CMOS)图像传感区域、类比区域、输入/输出区域、伪区域(形成伪图案)或类似物。上述元件区域是纲要式地绘于图15。于部分实施方式中，元件区域112是逻辑磁心区域，元件区域114是高电压元件区域，元件区域116是记忆体元件区域，元件区域118是互补式金属氧化物半导体图像传感区域。垫层120与遮罩层130是形成于半导体基材110上。垫层120是毯覆式地形成于半导体基材110上，垫层120可为包含由热氧化制程、沉积制程(例如化学气相沉积(chemicalvapordeposition；CVD)、物理气相沉积(physicalvapordeposition；PVD)或其他适合的制程所形成的氧化硅的薄膜。遮罩层130是毯覆式地形成于垫层120上，垫层120做为半导体基材110与遮罩层130之间的粘着层，垫层120亦可做为蚀刻遮罩层130的蚀刻停止层。于部分实施方式中，遮罩层130为使用低压化学气相沉积(low-pressurechemicalvapordeposition；LPCVD)所形成的氮化硅。于其他实施方式中，遮罩层130是由将硅热氮化、等离子辅助化学气相沉积(plasmaenhancedchemicalvapordeposition；PECVD)或等离子阳极氮化所形成。遮罩层130是做为接着进行的光微影制程期间的硬遮罩。举例而言，遮罩层130可用来保护基材110免于被制程处理所影响，例如在基材110中蚀刻出沟槽以及接着进行的化学机械研磨(chemicalmechanicalpolishing；CMP)平坦化处理。遮罩140可形成于遮罩层130上方，遮罩140可为光阻且可被图案化而成为具有开口(例如开口141及142)的遮罩140，开口相当于将形成的沟槽的位置。举例而言，一层光阻材料是沉积于半导体基材110上方，此层光阻材料根据预期的图案而被激发(曝光)并显影，以移除光阻材料的一些部分，以形成开口141及142。剩余的光阻材料保护下方的材料不被接下来的图2执行的制程步骤所影响，例如蚀刻。参照图2，在开口141及142下方的半导体基材110的部分被移除或凹陷，以形成第一沟槽151及152，且半导体鳍片F1亦形成于第一沟槽151及152之间。亦即，第一沟槽151及152是蚀刻至半导体基材110，第一沟槽151及152之间的半导体基材110的部分因而变成从第一沟槽151及152下方的半导体基材110的部分突出的半导体鳍片F1。半导体鳍片F1可用来形成一或多个半导体元件于元件区域118中，例如互补式金属氧化物半导体图像传感器。对第一沟槽151及152的蚀刻可由任何基材蚀刻技术来执行，例如控制压力及温度等的等离子蚀刻。蚀刻技术亦可蚀刻遮罩层130与垫层120，因第一沟槽151及152是使用相同蚀刻制程且同时被蚀刻，第一沟槽151及152可具有实质上相同的深度，例如第一深度D1。参照图3，图2中的遮罩140被移除，举例而言，遮罩140是由灰化制程被移除。接着，遮罩160是施加于基材110，以保护已形成在基材110上的沟槽151及152。遮罩160可为光阻，此光阻是施加于基材110整体且接着被图案化，以使具有第一沟槽151及152的基材110的部分的上方的遮罩160的部分保留。一图案亦被施加至遮罩160，其中此图案是用来形成具有第二深度的沟槽，第二深度是不同于第一沟槽151及152的第一深度D1，此图案包含开口161、162、163、164、165及166于遮罩160中。举例而言，光阻可由如先前所述的曝光及显影而被图案化，以形成开口161-166，其中无开口160-161是位于第一沟槽151及152上。剩余的光阻材料保护下方的材料不被接下来的图4执行的制程步骤所影响，例如蚀刻。参照图4，当包含开口161-166的遮罩160的图案是形成，对应于开口161-166的第二沟槽171、172、173、174、175及176是蚀刻至基材110。换句话说，半导体基材110的一些部分被移除或凹陷，以形成第二沟槽171-176，且半导体鳍片F2、F3、F4及F5也被形成。举例而言，第二沟槽171及172被蚀刻至半导体基本文档来自技高网...

【技术保护点】
一种半导体元件，其特征在于，包含：一基材；一第一隔离结构，位于该基材上且具有一第一厚度；一第二隔离结构，邻接该第一隔离结构且具有一第二厚度，其中该第一厚度是不同于该第二厚度；以及多个半导体鳍片分别邻接该第一隔离结构与该第二隔离结构。

【技术特征摘要】
2016.11.28 US 62/427,056;2017.07.26 US 15/660,1071.一种半导体元件，...

【专利技术属性】
技术研发人员：吴政达，吴啟明，薛森鸿，赵晟博，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71