半导体器件制造技术

本公开提供了半导体器件。一种半导体器件包括：在基板上的第一有源图案和第二有源图案；第一栅电极和第二栅电极，分别跨过第一有源图案和第二有源图案；第一绝缘图案，在第一栅电极和第二栅电极之间并使第一栅电极和第二栅电极分隔开；栅间隔物，在第一栅电极的侧壁上、在第二栅电极的侧壁上以及在第一绝缘图案的侧壁上；以及第二绝缘图案，在栅间隔物与第一绝缘图案的侧壁之间，其中第一栅电极、第一绝缘图案和第二栅电极沿第一方向布置，并且其中栅间隔物在第一方向上延伸。

【技术实现步骤摘要】
半导体器件
本公开涉及一种半导体器件以及制造该半导体器件的方法，更具体地，涉及包括场效应晶体管的半导体器件以及制造该半导体器件的方法。
技术介绍
由于半导体器件的小尺寸、多功能和/或低制造成本，半导体器件被认为是电子产业中的一个重要因素。半导体器件可以被分类为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件以及具有存储元件和逻辑元件两者的混合式半导体器件中的任一种。随着电子产业的先进发展，半导体器件已经被越来越要求高集成。例如，半导体器件已经越来越被要求高可靠性、高速度和/或多功能。为了满足这些要求的特性，半导体器件逐渐变复杂并被高度集成。
技术实现思路
根据示范性实施方式，一种半导体器件可以包括：在基板上的第一有源图案和第二有源图案；第一栅电极和第二栅电极，分别跨过第一有源图案和第二有源图案；第一绝缘图案，插置在第一栅电极和第二栅电极之间并使第一栅电极和第二栅电极分隔开；栅间隔物，在第一栅电极的侧壁、第二栅电极的侧壁以及第一绝缘图案的侧壁上；以及第二绝缘图案，插置在栅间隔物与第一绝缘图案的侧壁之间。第一栅电极、第一绝缘图案和第二栅电极可以沿第一方向布置。栅间隔物可以在第一方向上延伸。根据示范性实施方式，一种半导体器件可以包括：在基板上的PMOSFET区域和NMOSFET区域；第一栅电极，跨过PMOSFET区域；第二栅电极，跨过NMOSFET区域；以及第一绝缘图案和第二绝缘图案，插置在第一栅电极和第二栅电极之间。第一绝缘图案可以包括彼此相反的第一侧壁和第二侧壁。第一绝缘图案还可以包括彼此相反的第三侧壁和第四侧壁。第一栅电极和第二栅电极可以分别面对第一侧壁和第二侧壁。第二绝缘图案可以覆盖第三侧壁和第四侧壁。根据示范性实施方式，一种制造半导体器件的方法可以包括：在基板上形成第一有源图案和第二有源图案；形成跨过第一有源图案和第二有源图案的牺牲图案；在牺牲图案的侧壁上形成栅间隔物；去除牺牲图案的第一部分以形成开口；顺序地形成填充开口的下绝缘层和上绝缘层；去除牺牲图案的第二部分和第三部分以形成第一空的空间和第二空的空间；以及去除下绝缘层的通过第一空的空间和第二空的空间暴露的部分以形成第一绝缘图案。牺牲图案的第一部分可以位于第一有源图案和第二有源图案之间。牺牲图案的第二部分可以跨过第一有源图案。牺牲图案的第三部分可以跨过第二有源图案。根据示范性实施方式，一种半导体器件可以包括：在基板上的第一有源图案和第二有源图案；分别跨过第一有源图案和第二有源图案的第一栅电极和第二栅电极；第一绝缘图案，在第一栅电极和第二栅电极之间，第一栅电极、第一绝缘图案和第二栅电极沿第一方向布置；以及第二绝缘图案，在第一绝缘图案的侧壁上，第二绝缘图案沿第一方向延伸。附图说明通过参照附图详细描述示范性实施方式，各特征对于本领域普通技术人员来说将变得明显，附图中：图1示出根据示范性实施方式的半导体器件的俯视图。图2A至图2D示出分别沿图1的线A-A'、B-B'、C-C'和D-D'截取的剖视图。图3示出根据示范性实施方式的第一栅电极和第二栅电极以及第一绝缘图案和第二绝缘图案的示意性透视图。图4、图6、图8、图10、图12、图14、图16、图18和图20示出根据示范性实施方式的制造半导体器件的方法中的多个阶段的俯视图。图5A、图7A、图9A、图11A、图13A、图15A、图17A、图19A和图21A示出分别沿图4、图6、图8、图10、图12、图14、图16、图18和图20的线A-A'截取的剖视图。图5B、图7B、图9B、图11B、图13B、图15B、图17B、图19B和图21B示出分别沿图4、图6、图8、图10、图12、图14、图16、图18和图20的线B-B'截取的剖视图。图5C、图7C、图9C、图11C、图13C、图15C、图17C、图19C和图21C示出分别沿图4、图6、图8、图10、图12、图14、图16、图18和图20的线C-C'截取的剖视图。图7D、图9D、图11D、图13D、图15D、图17D、图19D和图21D示出分别沿图6、图8、图10、图12、图14、图16、图18和图20的线D-D'截取的剖视图。图22示出根据示范性实施方式的半导体器件的沿图1的线C-C'截取的剖视图。图23A和图23B示出根据示范性实施方式的半导体器件的分别沿图1的线A-A'和B-B'的剖视图。图24示出根据示范性实施方式的第一栅电极和第二栅电极以及第一绝缘图案和第二绝缘图案的示意性透视图。图25A至图25D示出根据示范性实施方式的制造半导体器件的方法中的多个阶段的分别沿图1的线A-A'、B-B'、C-C'和D-D'的剖视图。图26示出根据示范性实施方式的半导体器件的俯视图。图27示出沿图26的线A-A'截取的剖视图。图28和图29示出根据示范性实施方式的制造半导体器件的方法中的多个阶段的分别沿图10和图12的线A-A'的剖视图。具体实施方式图1是示出根据示范性实施方式的半导体器件的俯视图。图2A至图2D是分别沿图1的线A-A'、B-B'、C-C'和D-D'的剖视图。图3是示出根据示范性实施方式的第一栅电极和第二栅电极以及第一绝缘图案和第二绝缘图案的透视图。参照图1、图2A至图2D和图3，器件隔离层ST可以提供在基板100的上部分处。器件隔离层ST可以限定p型金属氧化物半导体场效应晶体管(PMOSFET)区域PR和n型金属氧化物半导体场效应晶体管(NMOSFET)区域NR。基板100可以是包括例如硅、锗、硅锗等的化合物半导体基板或半导体基板。器件隔离层ST可以包括绝缘材料，例如硅氧化物层。PMOSFET区域PR和NMOSFET区域NR可以在平行于基板100的顶表面的第一方向D1上隔着器件隔离层ST彼此间隔开。PMOSFET区域PR和NMOSFET区域NR可以在交叉第一方向D1的第二方向D2上延伸。PMOSFET区域PR和NMOSFET区域NR之间的器件隔离层ST可以比有源图案AP1或AP2之间的器件隔离层ST深。PMOSFET区域PR和NMOSFET区域NR可以构成用于存储数据的存储单元部分。例如，基板100的存储单元部分可以在其上提供有构成多个静态随机存取存储器(SRAM)单元的存储单元晶体管。PMOSFET区域PR和NMOSFET区域NR可以包括所述存储单元晶体管中的至少一个。可选地，PMOSFET区域PR和NMOSFET区域NR可以是在其上包括逻辑晶体管的逻辑单元部分，该逻辑晶体管构成半导体器件的逻辑电路。例如，基板100的逻辑单元部分可以在其上提供有构成处理器芯或I/O端子的逻辑晶体管。PMOSFET区域PR和NMOSFET区域NR可以包括所述逻辑晶体管中的至少一个。然而，本实施方式不限于此。PMOSFET区域PR和NMOSFET区域NR可以在其上提供有在第二方向D2上延伸的多个有源图案AP1和AP2。有源图案AP1和AP2可以包括在PMOSFET区域PR上的第一有源图案AP1和在NMOSFET区域NR上的第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以是基板100的从基板100的顶表面突出的部分。第一有源图案AP1和第二有源图案AP2可以沿第一方向D1布置，例如第一有源图案AP1和第二有源图案AP2可以沿第二方本文档来自技高网...

【技术保护点】
一种半导体器件，包括：在基板上的第一有源图案和第二有源图案；第一栅电极和第二栅电极，分别跨过所述第一有源图案和所述第二有源图案；第一绝缘图案，在所述第一栅电极和所述第二栅电极之间并使所述第一栅电极和所述第二栅电极分隔开；栅间隔物，在所述第一栅电极的侧壁上、在所述第二栅电极的侧壁上以及在所述第一绝缘图案的侧壁上；以及第二绝缘图案，在所述栅间隔物与所述第一绝缘图案的侧壁之间，其中所述第一栅电极、所述第一绝缘图案和所述第二栅电极沿第一方向布置，并且其中所述栅间隔物在所述第一方向上延伸。

【技术特征摘要】
2016.11.22 KR 10-2016-01559671.一种半导体器件，包括：在基板上的第一有源图案和第二有源图案；第一栅电极和第二栅电极，分别跨过所述第一有源图案和所述第二有源图案；第一绝缘图案，在所述第一栅电极和所述第二栅电极之间并使所述第一栅电极和所述第二栅电极分隔开；栅间隔物，在所述第一栅电极的侧壁上、在所述第二栅电极的侧壁上以及在所述第一绝缘图案的侧壁上；以及第二绝缘图案，在所述栅间隔物与所述第一绝缘图案的侧壁之间，其中所述第一栅电极、所述第一绝缘图案和所述第二栅电极沿第一方向布置，并且其中所述栅间隔物在所述第一方向上延伸。2.如权利要求1所述的半导体器件，其中所述第一绝缘图案的顶表面与所述第一栅电极的顶表面和所述第二栅电极的顶表面共平面。3.如权利要求1所述的半导体器件，还包括在所述基板中并限定所述第一有源图案和所述第二有源图案的器件隔离层，所述第一绝缘图案和所述第二绝缘图案竖直地交叠所述器件隔离层。4.如权利要求3所述的半导体器件，其中所述第一绝缘图案与所述器件隔离层的顶表面直接接触。5.如权利要求1所述的半导体器件，还包括在所述第一有源图案与所述第一栅电极之间以及在所述第一绝缘图案与所述第一栅电极之间的栅电介质图案。6.如权利要求1所述的半导体器件，其中所述第二绝缘图案在所述基板与所述第一绝缘图案的底表面之间。7.如权利要求6所述的半导体器件，其中所述第二绝缘图案包括在所述基板与所述第一绝缘图案的所述底表面之间的凹进区域。8.如权利要求1所述的半导体器件，其中所述第一绝缘图案包括在其上部的延伸部，所述延伸部位于所述栅间隔物的顶表面上。9.如权利要求8所述的半导体器件，其中所述第二绝缘图案在所述延伸部的底表面与所述栅间隔物的所述顶表面之间。10.如权利要求1所述的半导体器件，还包括覆盖所述第一栅电极和所述第二栅电极的顶表面以及所述第一绝缘图案的顶表面的栅覆盖图案。11.如权利要求1所述的半导体器件，其中：所述第一有源图案和所述第二有源图案的每个包括沟道区和跨越所述沟道区彼此间隔开的一对源/漏区，所述第一栅电极在所述第一有源图案的所述沟道区上，并且所述第二栅电极在所述第二有源图案的所述沟道区上。12.如权利要求1所述的半导体器件，其中：所述第一有源图案和所述第一栅电极构成PMOSFET，并且所述第二有源图案和所述第二栅电极构成NMOSFET。13.如权利要求1所述的半导体器件，其中：所述第一栅电极围绕所述第一有源图案的顶表面和两个相反的侧壁，并且所述第二栅电极围绕所述第二有源图案的顶表面和两个相反的侧壁。14.一种半导体器件，包括：在基板上...

【专利技术属性】
技术研发人员：洪承秀，李正允，成金重，郑铉澔，郭玟灿，闵庚石，吴怜默，禹宰勋，林青美，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR