半导体器件制造技术

可以提供一种半导体器件。所述半导体器件可以包括：时段码生成电路，其被配置为生成具有与第一命令或第二命令相对应的逻辑电平组合的时段码。所述半导体器件可以包括码合成电路，其被配置为将时段码与前一合成码相加，来生成合成码。所述半导体器件可以包括缓冲器控制电路，其被配置为将合成码与选择控制码进行比较，来生成用于控制数据选通信号的输入的缓冲器去激活信号。

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求2017年3月20日提交的申请号为10-2017-0034872的韩国申请的优先权，其全部内容通过引用合并于此。
本公开的实施例总体而言可以涉及一种包括输入缓冲器电路的半导体器件，所述输入缓冲器电路被配置用于接收数据选通信号。
技术介绍
近来，从数据选通信号生成的多个输入/输出(I/O)控制信号已被用于包括半导体器件的半导体系统的快速操作。I/O控制信号可以设定为彼此具有不同的相位，并且可以用于数据的输入和输出。例如，半导体器件可以生成具有90度的相位差的四个I/O控制信号，并且可以利用四个I/O控制信号来接收或输出数据。在这种情况下，半导体器件可以以比利用数据选通信号输入或输出数据的其它半导体器件更高的速度操作。
技术实现思路
根据一个实施例，可以提供一种半导体器件。所述半导体器件可以包括时段码生成电路、码合成电路和缓冲器控制电路。时段码生成电路可以被配置为生成具有与第一命令或第二命令相对应的逻辑电平组合的时段码。码合成电路可以被配置为将时段码与前一合成码相加，来生成合成码。缓冲器控制电路可以被配置为将合成码与选择控制码进行比较，来生成用于控制数据选通信号的输入的缓冲器去激活信号。根据一个实施例，可以提供一种半导体器件。所述半导体器件可以包括：码选择电路、码合成电路和缓冲器控制电路。码选择电路可以被配置为基于合成码来输出第一控制码或第二控制码作为选择控制码。码合成电路可以被配置为将具有与第一命令或第二命令相对应的逻辑电平组合的时段码与前一合成码相加，来生成合成码。缓冲器控制电路可以被配置为将合成码与选择控制码进行比较，来生成用于控制数据选通信号的输入的缓冲器去激活信号。附图说明图1是示出了根据本公开的实施例的半导体器件的配置的框图。图2是示出了根据由命令执行的操作所生成的时段码的逻辑电平组合的表。图3是示出了图1的半导体器件所包括的码合成电路的示例的配置的框图。图4是示出了图1的半导体器件所包括的输入缓冲器电路的示例的电路图。图5是示出了图1的半导体器件所包括的码选择电路的示例的电路图。图6是示出了图1的半导体器件所包括的比较/控制信号生成电路的示例配置的框图。图7是示出了图6所示的比较/控制信号生成电路的操作的时序图。图8是示出了图1的半导体器件所包括的码比较电路的示例的电路图。图9是示出了在图1的半导体器件所包括的缓冲器去激活信号生成电路的示例的电路图。图10和图11是示出了图1至图9所示的半导体器件的操作的时序图。图12是示出了采用参照图1至图11所描述的半导体器件的电子系统的配置的框图。具体实施方式下面将参照附图来描述本公开的各种实施例。然而，这里描述的实施例仅用于示例的目的，并非旨在限制本公开的范围。各种实施例可以针对控制数据选通信号的输入的半导体器件。供作参考，可以提供一个包括附加组件的实施例。此外，根据实施例，可以改变指示信号或电路的激活状态的高电平有效或低电平有效配置。此外，信号的逻辑电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号也可以具有逻辑“低”电平，并且被描述为具有逻辑“低”电平的信号也可以具有逻辑“高”电平。此外，可以修改用于实现相同功能或操作所需的一个逻辑门或多个逻辑门的配置。也就是说，根据具体情况，一种类型的操作的逻辑门配置和用于相同类型的操作的另一个逻辑门配置可以互相替换。如果需要，可以应用各种逻辑门来实现这些配置。参见图1，根据一个实施例的半导体器件可以包括：命令解码器1、时段码生成电路2、码合成电路3、输入缓冲器电路4、分频电路(divisioncircuit)5、控制码生成电路6、码选择电路7和缓冲器控制电路8。命令解码器1可以响应于外部控制信号CA<L:1>，来生成第一命令CMD1和第二命令CMD2。命令解码器1可以解码外部控制信号CA<L:1>，来生成第一命令CMD1和第二命令CMD2。外部控制信号CA<L:1>>可以包括命令和地址中的至少一个。外部控制信号CA<L:1>所包括的命令和地址可以经由相同的信号线传送，或者可以经由两个分开的信号线传送。外部控制信号CA<L:1>所包括的比特位数“L”可以根据实施例被设定为不同。第一命令CMD1可以被使能以执行第一写入操作。第一写入操作可以被定义为无前导码时段而执行的写入操作。第二命令CMD2可以被使能以执行第二写入操作。第二写入操作可以被定义为利用前导码时段执行的写入操作。时段码生成电路2可以响应于第一命令CMD1和第二命令CMD2而生成包括三比特位的时段码PC<3:1>。时段码生成电路2可以响应于被使能以执行第一写入操作的第一命令CMD1，而生成具有第一逻辑电平组合的时段码PC<3:1>。时段码生成电路2可以响应于被使能以执行第二写入操作的第二命令CMD2，而生成具有第二逻辑电平组合的时段码PC<3:1>。根据实施例，时段码PC<3:1>的第一逻辑电平组合和第二逻辑电平组合可以被设定为不同。随后将参照图2来描述在第一写入操作和第二写入操作期间，由时段码生成电路2生成的时段码PC<3:1>的逻辑电平组合。码合成电路3可以响应于时段码PC<3:1>和合成码SC<3:1>而生成包括三比特位的合成码SC<3:1>。码合成电路3可以将时段码PC<3:1>与合成码SC<3:1>相加，来生成合成码SC<3:1>。在一个实施例中，例如，码合成电路3可以被配置为将时段码PC<3:1>与前一合成码SC<3:1>相加，来生成合成码<3:1>。例如，如果合成码SC<3:1>具有‘101’的逻辑电平组合，并且时段码PC<3:1>具有‘100’的逻辑电平组合，则可以将‘101’的逻辑电平组合与‘100’的逻辑电平组合彼此相加，来生成具有‘001’的逻辑电平组合的合成码SC<3:1>。在合成码SC<3:1>中，‘101’的逻辑电平组合意味着第三合成码SC<3>具有逻辑“高”电平，第二合成码SC<2>具有逻辑“低”电平，以及第一合成码SC<1>具有逻辑“高”电平。在时段码PC<3:1>中，‘100’的逻辑电平组合意味着第三时段码PC<3>具有逻辑“高”电平，第二时段码PC<2>具有逻辑“低”电平，以及第一时段码PC<1>具有逻辑“低”电平。本文档来自技高网...

【技术保护点】
1.一种半导体器件，其包括：时段码生成电路，其被配置为生成具有与第一命令或第二命令相对应的逻辑电平组合的时段码；码合成电路，其被配置为将所述时段码与前一合成码相加，来生成合成码；以及缓冲器控制电路，其被配置为将合成码与选择控制码进行比较，来生成用于控制数据选通信号的输入的缓冲器去激活信号。

【技术特征摘要】
2017.03.20 KR 10-2017-00348721.一种半导体器件，其包括：时段码生成电路，其被配置为生成具有与第一命令或第二命令相对应的逻辑电平组合的时段码；码合成电路，其被配置为将所述时段码与前一合成码相加，来生成合成码；以及缓冲器控制电路，其被配置为将合成码与选择控制码进行比较，来生成用于控制数据选通信号的输入的缓冲器去激活信号。2.根据权利要求1所述的半导体器件，其中，所述第一命令对应于第一写入操作，以及其中，执行所述第一写入操作，而无前导码时段。3.根据权利要求1所述的半导体器件，其中，所述第二命令对应于第二写入操作，以及其中，所述第二写入操作是利用前导码时段执行的。4.根据权利要求1所述的半导体器件，其中，所述缓冲器控制电路被配置为生成缓冲器去激活信号，如果合成码的逻辑电平组合与对应于合成码的选择控制码的比特位的逻辑电平组合一致，则所述缓冲器去激活信号被使能。5.根据权利要求1所述的半导体器件，其中，所述缓冲器控制电路包括：码比较电路，其被配置为将选择控制码与合成码进行比较，来生成比较信号；以及缓冲器去激活信号生成电路，其被配置为与输入/输出I/O控制信号同步地输出比较信号作为缓冲器去激活信号。6.根据权利要求5所述的半导体器件，其中，所述I/O控制信号包括第一I/O控制信号和第二I/O控制信号；以及其中，所述缓冲器去激活信号生成电路被配置为与所述第一I/O控制信号同步地输出比较信号作为缓冲器去激活信号，并且被配置为与所述第二I/O控制信号同步地输出比较信号作为缓冲器去激活信号。7.根据权利要求5所述的半导体器件，其中，所述缓冲器控制电路包括：比较/控制信号生成电路，其被配置为基于前导码信号、第一命令和第二命令来生成比较/控制信号，其中，所述码比较电路被配置为基于比较/控制信号而将选择控制码与合成码进行比较，来生成比较信号。8.根据权利要求7所述的半导体器件，其中，如果通过第一命令执行第一写入操作或者通过第二命令执行第二写入操作，则所述比较/控制信号电平在根据潜伏信息设定的时间点改变。9.根据权利要求1所述的半导体器件，还包括输入缓冲器电路，其被配置为基于所述缓冲器去激活信号而接收数据选通信号，来生成内部数据选通信号。10.根据权利要求1所述的半导体器件，还包括：分频电路，其被配置为对通过将数据选通信号缓冲所生成的内部数据选通信号进行分频，来生成第一I/O控制信号和第二I/O控制信号；以及控制码生成电路，其被配置为基于所述第一I/O控制信号对第一控制码进行计数，并且被配置为基于所述第二I/O控制信号对第二控制码进行计数。11.根据权利要求1所述的半导体器件，还包括码选择电路，其被配置为基于所述合成码来输出第一控制码或第二控制码作为选择控制码。12.根据权利要求11所述的半导体器件，其中，如果第一I/O控制信号被触发，则对所述第一控制码进行计数，并且如果第二I/O控制信号被触发，则对所述第二控制码进行计数。13.根据权利要求12所述的半导体器件，其中，通过对将所述数据选通信号缓冲而生成的...

【专利技术属性】
技术研发人员：金鹤松，朴珉秀，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR