【技术实现步骤摘要】
数据输出缓冲器相关申请的交叉引用本申请要求基于2017年2月13日提交的申请号为10-2017-0019266的韩国专利申请的优先权，其全部内容通过引用合并于此。
总体而言，本专利技术的实施例可以涉及一种缓冲器，并且更具体而言，涉及一种数据输出缓冲器。
技术介绍
实现为集成电路(IC)芯片的各种半导体器件(例如，CPU、存储器、门阵列等)被并入各种电子产品中，例如个人计算机(PC)、服务器、工作站等。通常，半导体器件包括：被配置为通过输入焊盘从外部接收各种信号的接收电路和被配置为将内部信号经由输出焊盘发送至外部的输出电路。用于将一个或多个信号经由半导体器件输出至外部的器件被称为驱动器，并且半导体器件通常仅在驱动器正常地将信号发送至外部器件时才正常地工作。随着高度集成和超小型半导体器件的需求正在快速增加，用于将半导体器件耦接至外部器件的焊盘的尺寸逐渐减小。在小尺寸焊盘之中，微凸块焊盘已被广泛地用作封装球(packageball)。然而，微凸块焊盘的尺寸非常小，使得微凸块难以区分由实际封装球的损坏所引起的缺陷(或失效)部分与由测试设备的插座和封装球之间的未对准引起的缺...
【技术保护点】
1.一种数据输出缓冲器，包括：上拉电路，其耦接在电源电压输入端子与输出节点之间，并且被配置为通过响应于上拉驱动信号而上拉驱动输出节点来输出上拉反馈信号；上拉驱动器，其被配置为通过驱动上拉信号来输出上拉驱动信号，并且在测试模式期间响应于上拉反馈信号而选择性地激活上拉驱动信号；下拉电路，其耦接在接地电压输入端子与输出节点之间，并且被配置为通过响应于下拉驱动信号而下拉驱动输出节点来输出下拉反馈信号；以及下拉驱动器，其被配置为通过驱动下拉信号来输出下拉驱动信号，并且在测试模式期间响应于下拉反馈信号而选择性地激活下拉驱动信号。
【技术特征摘要】
2017.02.13 KR 10-2017-00192661.一种数据输出缓冲器，包括：上拉电路，其耦接在电源电压输入端子与输出节点之间，并且被配置为通过响应于上拉驱动信号而上拉驱动输出节点来输出上拉反馈信号；上拉驱动器，其被配置为通过驱动上拉信号来输出上拉驱动信号，并且在测试模式期间响应于上拉反馈信号而选择性地激活上拉驱动信号；下拉电路，其耦接在接地电压输入端子与输出节点之间，并且被配置为通过响应于下拉驱动信号而下拉驱动输出节点来输出下拉反馈信号；以及下拉驱动器，其被配置为通过驱动下拉信号来输出下拉驱动信号，并且在测试模式期间响应于下拉反馈信号而选择性地激活下拉驱动信号。2.根据权利要求1所述的数据输出缓冲器，其中，当测试信号被激活并且上拉反馈信号处于逻辑高电平时，上拉驱动器的操作被阻挡并且上拉驱动信号被去激活，并且因而阻挡上拉电流流入输出节点的路径。3.根据权利要求1所述的数据输出缓冲器，其中，上拉驱动器包括：第一逻辑门，其被配置为在上拉信号和测试信号的反相信号之间执行与非运算；第二逻辑门，其被配置为在测试信号与上拉反馈信号的反相信号之间执行与非运算；以及第三逻辑门，其被配置为通过在第一逻辑门的输出信号与第二逻辑门的输出信号之间执行与非运算来输出上拉驱动信号。4.根据权利要求1所述的数据输出缓冲器，其中，当测试信号被激活并且下拉反馈信号处于逻辑低电平时，下拉驱动器的操作被阻挡并且下拉驱动信号被去激活，并且因而阻挡下拉电流流入输出节点的路径。5.根据权利要求1所述的数据输出缓冲器，其中，下拉驱动器包括：第四逻辑门，其被配置为在下拉反馈信号与测试信号之间执行与非运算；第五逻辑门，其被配置为在测试信号的反相信号与下拉信号之间执行与非运算；以及第六逻辑门，其被配置为通过在第四逻辑门的输出信号与第五逻辑门的输出信号之间执行与非运算来输出下拉驱动信号。6.根据权利要求1所述的数据输出缓冲器，还包括：上拉自由驱动器，其被配置为产生上拉信号，其中，上拉自由驱动器通过响应于输出使能信号而驱动数据来产生上拉信号。7.根据权利要求1所述的数据输出缓冲器，还包括：下拉自由驱动器，其被配置为产生下拉信号，其中，下拉自由驱动器通过响应于输出使能信号而驱动数据来产生下拉信号。8.根据权利要求1所述的数据输出缓冲器，其中，上拉电路包括：第一上拉驱动元件，其耦接至电源电压输入端子，并且由上拉驱动信号控制，以输出上拉反馈信号；以及第一电阻器，其耦接在第一上拉驱动元件与输出节点之间。9.根据权利要求1所述的数据输出缓冲器，其中，下拉电路包括：第二下拉驱动元件，其耦接至接地电压输入端子，并由下拉驱动信号控制，以输出下拉反馈信号；以及第二电阻器，其耦接在第二下拉驱动元件与输出节点之间。10.根据权利要...
【专利技术属性】
技术研发人员：黄美显，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR
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