存储设备、芯片及存储设备的控制方法技术

一种存储设备、芯片及存储设备的控制方法。该存储设备包括：读端口和写端口；缓存单元和单端口RAM，读端口与RAM相连，写端口通过缓存单元与RAM相连；控制单元，控制单元用于：在第n时钟周期，将写端口输入的第一数据块写入缓存单元，其中n为不小于1的正整数；在第n时钟周期，从存储的数据中获取第二数据块，并将第二数据块发送至读端口。该存储设备能够支持数据的同时读写，且该存储设备采用的是单端口RAM方案，能够降低系统的体积和功耗。

Storage device, chip and storage device control method

A storage device, chip and storage device control method. The storage device includes: read port and write port; cache unit and single port RAM, read port and RAM connected, write port and RAM connected through the buffer unit; control unit, control unit for: in the N clock cycle, the first block of data input by write port is written to the buffer unit, where n is not less than 1 positive integer; The n-th clock cycle obtains the second data block from the stored data and sends the second data block to the read port. The storage device can support data read and write at the same time, and the storage device uses a single port RAM scheme, which can reduce the size and power consumption of the system.

【技术实现步骤摘要】
【国外来华专利技术】存储设备、芯片及存储设备的控制方法版权申明本专利文件披露的内容包含受版权保护的材料。该版权为版权所有人所有。版权所有人不反对任何人复制专利与商标局的官方记录和档案中所存在的该专利文件或者该专利披露。
本申请涉及数据存储领域，更为具体地，涉及一种存储设备、芯片及存储设备的控制方法。
技术介绍
常见的集成电路包括现场可编程门阵列(fieldprogrammablegatearray，FPGA)，应用专用集成电路(applicationspecificintegratedcircuit，ASIC)等。目前，许多应用场景均要求集成电路系统(下称系统)具有较高的访存效率，能够实现数据的同时读写。因此，为了支持数据的同时读写，系统设计者一般会选取双端口随机存取存储器(randomaccessmemory，RAM)作为系统的主要存储设备。但是，双端口RAM体积较大，会导致系统的体积和功耗均较高。
技术实现思路
本申请提供一种存储设备、芯片及存储设备的控制方法，能够在支持数据同时读写的前提下较低系统的体积和功耗。第一方面，提供一种存储设备，所述存储设备包括：读端口和写端口；缓存单元和单端口RAM，所述读端口与所述RAM相连，所述写端口通过所述缓存单元与所述RAM相连；控制单元，所述控制单元用于：在第n时钟周期，将所述写端口输入的第一数据块写入所述缓存单元，其中n为不小于1的正整数；在第n时钟周期，从存储的数据中获取第二数据块，并将所述第二数据块发送至所述读端口。结合第一方面，在第一方面的某些实现方式中，所述控制单元还用于：在第n+k时钟周期，将所述第一数据块写入所述RAM中，其中所述第n+k时钟周期为所述RAM无需执行读操作的时钟周期，k为不小于1的整数。结合第一方面，在第一方面的某些实现方式中，所述读端口和所述写端口的位宽均为N，所述RAM的端口的位宽为K×N，其中N为不小于1的整数，K为大于1的整数，所述将所述第一数据块写入所述RAM中，包括：从所述缓存单元获取目标数据，所述目标数据包括K个数据块，所述第一数据块为所述K个数据块中的一个数据块；将所述目标数据一次性写入所述RAM中。结合第一方面，在第一方面的某些实现方式中，所述K个数据块中的第i个数据块存入所述缓存单元中的时间早于所述K个数据块中的第i+1个数据块存入所述缓存单元中的时间，其中1≤i≤K-1，所述控制单元还用于：在第n+k+t时钟周期，根据所述第一数据块的读地址，确定所述目标数据在所述RAM中的目标地址，所述目标地址等于所述第一数据块的读地址除以K的商，t为不小于1的整数；从所述目标地址中读取所述目标数据；根据所述目标数据的读地址，从所述目标数据中获取所述K个数据块中的第m个数据块，作为所述第一数据块，m等于所述第一数据块的读地址除以K的余数。结合第一方面，在第一方面的某些实现方式中，所述缓存单元包括K个寄存器组，所述K个寄存器组依次存储所述写端口中写入的数据块。结合第一方面，在第一方面的某些实现方式中，所述读端口还与所述缓存单元相连，所述从存储的数据中获取第二数据块，包括：根据所述第二数据块的读地址，以及所述缓存单元中存储的数据块的地址范围，确定所述缓存单元是否存储有所述第二数据块；在所述缓存单元未存储所述第二数据块的情况下，从所述RAM中获取所述第二数据块。结合第一方面，在第一方面的某些实现方式中，所述控制单元还用于：在所述缓存单元存储有所述第二数据块的情况下，从所述缓存单元中获取所述第二数据块。第二方面，提供一种芯片，包括：如第一方面或第一方面的任意一种实现方式所述的存储设备；访存设备，与所述存储设备相连，所述访存设备用于通过所述存储设备的读端口和写端口访问所述存储设备。结合第二方面，在第二方面的某些实现方式中，所述芯片为现场可编程门阵列或特定用途集成电路。第三方面，提供一种存储设备的控制方法，所述存储设备包括：读端口和写端口；缓存单元和单端口RAM，所述读端口与所述RAM相连，所述写端口通过所述缓存单元与所述RAM相连；所述方法包括：在第n时钟周期，将所述写端口输入的第一数据块写入所述缓存单元；在第n时钟周期，从存储的数据中获取第二数据块，并将所述第二数据块发送至所述读端口。结合第三方面，在第三方面的某些实现方式中，所述方法还包括：在第n+k时钟周期，将所述第一数据块写入所述RAM中，其中所述第n+k时钟周期为所述RAM无需执行读操作的时钟周期，k为不小于1的整数。结合第三方面，在第三方面的某些实现方式中，所述读端口和所述写端口的位宽均为N，所述RAM的端口的位宽为K×N，其中N为不小于1的整数，K为大于1的整数，所述将所述第一数据块写入所述RAM中，包括：从所述缓存单元获取目标数据，所述目标数据包括K个数据块，所述第一数据块为所述K个数据块中的一个数据块；将所述目标数据一次性写入所述RAM中。结合第三方面，在第三方面的某些实现方式中，所述K个数据块中的第i个数据块存入所述缓存单元中的时间早于所述K个数据块中的第i+1个数据块存入所述缓存单元中的时间，其中1≤i≤K-1，所述方法还包括：在第n+k+t时钟周期，根据所述第一数据块的读地址，确定所述目标数据在所述RAM中的目标地址，所述目标地址等于所述第一数据块的读地址除以K的商，t为不小于1的整数；从所述目标地址中读取所述目标数据；根据所述目标数据的读地址，从所述目标数据中获取所述K个数据块中的第m个数据块，作为所述第一数据块，m等于所述第一数据块的读地址除以K的余数。结合第三方面，在第三方面的某些实现方式中，所述缓存单元包括K个寄存器组，所述K个寄存器组依次存储所述写端口中写入的数据块。结合第三方面，在第三方面的某些实现方式中，所述读端口还与所述缓存单元相连，所述从存储的数据中获取第二数据块，包括：根据所述第二数据块的读地址，以及所述缓存单元中存储的数据块的地址范围，确定所述缓存单元是否存储有所述第二数据块；在所述缓存单元未存储所述第二数据块的情况下，从所述RAM中获取所述第二数据块。结合第三方面，在第三方面的某些实现方式中，所述方法还包括：在所述缓存单元存储有所述第二数据块的情况下，从所述缓存单元中获取所述第二数据块。本申请提供的技术方案使用单端口RAM方案替代双端口RAM方案，与双端口RAM相比，单端口RAM具有体积小、功耗低的优点。进一步地，本申请提供的技术方案对单端口RAM方案进行了扩展，在单端口RAM与存储设备的写端口之间设置了缓存单元，使得单端口RAM能够支持数据的同时读写。综上所述，本申请提供的技术方案在支持数据同时读写的前提下较低了系统的体积和功耗。附图说明图1是本专利技术一个实施例提供的存储设备的示意性结构图。图2是本专利技术另一实施例提供的存储设备的示意性结构图。图3是本专利技术又一实施例提供的存储设备的示意性结构图。图4是本专利技术又一实施例提供的存储设备的示意性结构图。图5是本专利技术实施例提供的芯片的示意性结构图。图6是本专利技术实施例提供的存储设备的控制方法的示意性流程图。具体实施方式双端口RAM具有两组数据线和地址线，能够支持数据的同时读写。但是，双端口RAM的体积一般为单端口RAM体积的2-3倍，系统的体积和功耗一般主要取决于RAM的体积，因此，基于双端口RAM的系统存在本文档来自技高网...

【技术保护点】
1.一种存储设备，其特征在于，所述存储设备包括：读端口和写端口；缓存单元和单端口随机接入存储器RAM，所述读端口与所述RAM相连，所述写端口通过所述缓存单元与所述RAM相连；控制单元，用于：在第n时钟周期，将所述写端口输入的第一数据块写入所述缓存单元，其中n为不小于1的正整数；在第n时钟周期，从存储的数据中获取第二数据块，并将所述第二数据块发送至所述读端口。

【技术特征摘要】
【国外来华专利技术】1.一种存储设备，其特征在于，所述存储设备包括：读端口和写端口；缓存单元和单端口随机接入存储器RAM，所述读端口与所述RAM相连，所述写端口通过所述缓存单元与所述RAM相连；控制单元，用于：在第n时钟周期，将所述写端口输入的第一数据块写入所述缓存单元，其中n为不小于1的正整数；在第n时钟周期，从存储的数据中获取第二数据块，并将所述第二数据块发送至所述读端口。2.如权利要求1所述的存储设备，其特征在于，所述控制单元还用于：在第n+k时钟周期，将所述第一数据块写入所述RAM中，其中所述第n+k时钟周期为所述RAM无需执行读操作的时钟周期，k为不小于1的整数。3.如权利要求2所述的存储设备，其特征在于，所述读端口和所述写端口的位宽均为N，所述RAM的端口的位宽为K×N，其中N为不小于1的整数，K为大于1的整数，所述将所述第一数据块写入所述RAM中，包括：从所述缓存单元获取目标数据，所述目标数据包括K个数据块，所述第一数据块为所述K个数据块中的一个数据块；将所述目标数据一次性写入所述RAM中。4.如权利要求3所述的存储设备，其特征在于，所述K个数据块中的第i个数据块存入所述缓存单元中的时间早于所述K个数据块中的第i+1个数据块存入所述缓存单元中的时间，其中1≤i≤K-1，所述控制单元还用于：在第n+k+t时钟周期，根据所述第一数据块的读地址，确定所述目标数据在所述RAM中的目标地址，所述目标地址等于所述第一数据块的读地址除以K的商，t为不小于1的整数；从所述目标地址中读取所述目标数据；根据所述目标数据的读地址，从所述目标数据中获取所述K个数据块中的第m个数据块，作为所述第一数据块，m等于所述第一数据块的读地址除以K的余数。5.如权利要求1-4中任一项所述的存储设备，其特征在于，所述缓存单元包括K个寄存器组，所述K个寄存器组依次存储所述写端口中写入的数据块。6.如权利要求1-5中任一项所述的存储设备，其特征在于，所述读端口还与所述缓存单元相连，所述从存储的数据中获取第二数据块，包括：根据所述第二数据块的读地址，以及所述缓存单元中存储的数据块的地址范围，确定所述缓存单元是否存储有所述第二数据块；在所述缓存单元未存储所述第二数据块的情况下，从所述RAM中获取所述第二数据块。7.如权利要求6所述的存储设备，其特征在于，所述控制单元还用于：在所述缓存单元存储有所述第二数据块的情况下，从所述缓存单元中获取所述第二数据块。8.一种芯片，其特征在于，包括：如权利要求1-7中任一项所述的存储设备；访存设备，与所述存储设备相连，所述访存设备...

【专利技术属性】
技术研发人员：杨康，高明明，
申请(专利权)人：深圳市大疆创新科技有限公司，
类型：发明
国别省市：广东,44