存储器装置制造方法及图纸

根据一个实施例，半导体存储器装置包括：存储器，其被配置为存储数据；纠错电路，其被配置为校正从存储器读取的数据中的错误，并且如果数据中的错误不能被校正，则生成第一状态的第一信号以与数据一起发送到外部；以及第一引脚，其被配置为向外部发送第一信号，并从外部接收数据掩码信号。

【技术实现步骤摘要】
【国外来华专利技术】存储器装置相关申请的交叉引用本申请基于2015年9月11日提交的在先美国临时申请No.62/217,659并要求其的优先权，其全部内容通过引用并入本文。
本文描述的实施例一般涉及存储器装置。
技术介绍
MRAM是一种存储器装置，其采用具有磁阻效应的磁性元件作为用于存储信息的存储器单元，并且具有操作速度快、存储容量大和非易失性的特点。正在研究和开发采用MRAM取代诸如DRAM和SRAM的易失性存储器。为了降低开发成本并实现顺利更换，MRAM应该期望以与DRAM和SRAM相同的规格而操作。附图说明图1是示意性地示出根据实施例的半导体存储器装置和主机的框图。图2是示意性地示出本实施例的半导体存储器装置的框图。图3是示意性地示出实施例的半导体存储器装置的存储体的框图。图4是示出根据本实施例的半导体存储器装置和主机如何连接的电路图。图5示出本实施例的半导体存储器装置的纠错单元。图6是示出由本实施例的半导体存储器装置执行的读取操作的波形图。图7是本实施例的半导体装置的纠错单元。图8是示出由本实施例的半导体装置执行的读取操作的波形图。具体实施方式通常，根据一个实施例，存储器装置包括：存储器，其被配置为存储数据；纠错电路，其被配置为校正从存储器读取的数据中的错误，并且如果数据中的错误不能被校正，则生成第一状态的第一信号以与数据一起发送到外部；以及第一引脚，其被配置为向外部发送第一信号，并从外部接收数据掩码信号。现在将参考附图描述实施例。在以下描述和附图中，相同的附图标记用于表示相似或对应的元件。[1]实施例[1-1]存储器系统1首先，将描述根据本实施例的存储器系统1。如图1中所示，存储器系统1包括半导体存储器装置10和主机(或存储器控制器)15。本实施例的半导体存储器装置10例如是自旋转移矩型磁阻随机存取存储器(STT-MRAM)。如图1中所示，半导体存储器装置10包括存储器核11、外围电路12和接口13。存储器核11被设置有用于存储数据的多个存储器单元。外围电路12将数据写入存储器核11并从其中读取数据。接口13被设置有接收指令、地址和数据的焊垫单元14。焊垫单元14包括多个焊垫。接口13通过焊垫单元14和控制信号线CNT连接到主机15。接口13通过焊垫单元14和数据选通信号线DQS/DQSb连接到主机15。接口13通过焊垫单元14和数据掩码信号线DM/ECCCR<k：0>连接到主机15。接口13通过焊垫单元14和指令/地址线CA<n：0>连接到主机15。接口13通过焊垫单元14和数据线DQ<m：0>连接到主机15。字母k、n和m表示自然数。控制信号线CNT用于发送和接收控制信号。控制信号包括时钟信号CK/CKb、时钟使能信号CKE和片选信号CS。指令/地址线CA<n：0>用于发送和接收指令和地址。数据掩码信号线DM/ECCCR<k：0>用于发送和接收数据掩码信号和检错信号。数据线DQ<m：0>用于在半导体存储器装置10和主机15之间发送和接收数据。数据选通信号线DQS/DQSb用于发送和接收数据信号DQ。时钟信号CK/CKb和数据选通信号DQS/DQSb用于控制半导体存储器装置10的操作时序。控制信号线CNT、数据选通信号线DQS/DQSb、数据掩码信号线DM/ECCCR<k：0>、指令/地址线CA<n：0>和数据线DQ<m：0>中的每一个可以包括引脚，或者可以是引脚本身。[1-2]半导体存储器装置10将参考图2描述半导体装置10。[1-2-1]存储器核11将描述半导体存储器装置10的存储器核11。存储器核11被设置有存储器区域20、行解码器21和列解码器22。存储器区域20包括(j+1)个存储体BK0至BKj(j：自然数)。这些存储体BK0至BKj中的每一个都可以被单独激活。除非存储体BK0至BKj必须彼此区分，否则它们将被简称为存储体BK。行解码器21解码存储体地址BA<x：0>和行地址<y：0>，采用存储体地址BA<x：0>选择存储体BK0至BKj中的一个存储体，采用行地址<y：0>选择所选存储体的行。列解码器22解码列地址C<z：0>，采用列地址C<z：0>选择存储器区域20中的列。[1-2-2]外围电路12将描述半导体存储器装置10的外围电路12。如图2中所示，外围电路12被设置有指令锁存电路23、地址锁存电路24、数据锁存电路25、数据掩码锁存电路26、控制电路27、纠错码(ECC)电路28、第一时钟发生器29和第二时钟发生器30。指令锁存电路23经由指令/地址线CA<n：0>接收来自主机15的指令CMD，并暂时存储接收到的指令CMD。指令CMD被提供给控制电路27和ECC电路28。地址锁存电路24接收地址ADD。在地址ADD中，行地址R<y：0>从地址锁存电路24被提供给行解码器21，并且列地址C<z：0>从地址锁存电路24被提供给列解码器22。数据锁存电路25暂时存储经由数据线DQ<m：0>从主机15向其提供的输入数据，并暂时存储从所选存储体读取的输出数据。输入数据写入所选存储体的存储器单元中。数据掩码锁存电路26暂时存储经由数据掩码线DM/ECCCR<k：0>从主机15向其提供数据掩码信号或表示ECC的纠错结果的输出数据。数据掩码信号是当输入数据写入存储器单元时用于控制写入掩码的信号。控制电路27基于从主机15提供的时钟使能信号CKE、片选信号CSb和指令CMD来控制半导体存储器装置10的操作。在接收到数据掩码信号后，控制电路27执行数据遮掩。数据遮掩是用于防止目标存储器单元被写入的操作。输入的时钟使能信号CKE和片选信号CSb基于由第一时钟发生器29生成的内部时钟CLK存储在控制电路27中。基于存储在控制电路27中的时钟使能信号CKE和片选信号CSb，可以控制第一时钟发生器29的后续操作，以停止内部时钟CLK的生成。当数据被写入时，ECC电路28生成用于存储在数据锁存电路25中并将被写入的数据的校验(parity)位(纠错码)，并且将校验位添加到数据。包括向其添加的校验位的结果数据被写入存储器单元阵列中。当数据被读取时，ECC电路28执行对从存储器单元阵列读取并将其提供给数据锁存电路25的数据的纠错处理。通过执行使用校验位的纠错处理，ECC电路28检查从存储器阵列中读取的数据是否包含错误。如果检测到数据中的错误，则ECC电路校正所检测到的错误。控制电路27将错误被校正的数据写回到存储器单元阵列中。在本实施例中，将错误被校正的数据(即，通过ECC处理校正了错误的数据)写回到存储器单元阵列中的操作将被称为回写操作。例如，如果在从存本文档来自技高网...

【技术保护点】
一种存储器装置，包括：存储器，其被配置为存储数据；纠错电路，其被配置为校正从所述存储器读取的数据中的错误，并且如果所述数据中的所述错误不能被校正，则生成第一状态的第一信号以与所述数据一起发送到外部；以及第一引脚，其被配置为向所述外部发送所述第一信号，并从所述外部接收数据掩码信号。

【技术特征摘要】
【国外来华专利技术】2015.09.11 US 62/217,6591.一种存储器装置，包括：存储器，其被配置为存储数据；纠错电路，其被配置为校正从所述存储器读取的数据中的错误，并且如果所述数据中的所述错误不能被校正，则生成第一状态的第一信号以与所述数据一起发送到外部；以及第一引脚，其被配置为向所述外部发送所述第一信号，并从所述外部接收数据掩码信号。2.根据权利要求1所述的存储器装置，其中，如果所述纠错电路成功地校正所述数据中的所述错误，则所述纠错电路生成与第一状态不同的第二状态的第一信号以与所述数据一起发送到所述外部。3.根据权利要求2所述的存储器装置，其中，如果对于每一个纠错单元，所述错误是“n”位(n：自然数)以下，则所述纠错电路能够校正所述数据中的所述错误并生成所述第二状态的第一信号，以及如果对于每一个纠错单元，所述错误是“n+1”位以上，则所述纠错电路生成所述第一状态的第一信号。4.根据权利要求1所述的存储器装置，其中，所述存储器装置被配置为使得所述数据和所述第一信号在读取操作模式中输出。5.根据权利要求1所述的存储器装置，其中，所述第一引脚被配置为在写入操作模式中接收所述数据掩码信号。6.根据权利要求1所述的存储器装置，其中，在接收到所述数据掩码信号后，所述存储器装置不执行针对所述存储器的写入操作。7.根据权利要求1所述的存储器装置，其中，与所述第一状态的第一信号对应的所述数据不被写回到所述存储器。8.根据权利要求1所述的存储器装置，其中，所述存储器包括能够保持数据的电阻变化元件。9.根据权利要求1所述的存储器装置，其中，所述存储器是磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)和电阻随机存取存储器(ReRAM)中的一个。10.一种存储器系统，包括：存储器，其被配置为存储数据；控制器；纠错电路，其被配置为校正从所述存储器读取的数据中的错误，并且如果所述数据中的...

【专利技术属性】
技术研发人员：野吕宽洋，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP