半导体集成电路结构及其制作方法技术

半导体集成电路结构及其制作方法。该半导体集成电路结构包含有其上定义有一记忆胞区域与一周边区域的基底、多个设置于该记忆胞区域内的记忆胞、至少一形成于该周边区域内的主动元件、多个形成于该记忆胞区域内的接触插塞、以及至少一形成于该记忆胞区域内的位线。该等接触插塞与该位线是物理接触以及电性连接，且该等接触插塞的一底部表面低于该基底的一表面。

Structure and fabrication method of semiconductor integrated circuit

【技术实现步骤摘要】
半导体集成电路结构及其制作方法
本专利技术涉及一种半导体集成电路(integratedcircuit，IC)及其制作方法，尤其涉及一种与平坦化工艺相关的半导体集成电路结构及其制作方法。
技术介绍
平坦化工艺为半导体制造工业中，对于硅晶圆表面上的微细电路或层间电路，乃至用以绝缘电路的介电层，等必须经过的工艺步骤。目前半导体制造工业中，最常见的平坦化技术则属化学机械研磨(chemical-mechanicalPolishing，以下简称为CMP)方法，其通过化学蚀刻以及物理研磨的方式来平坦化半导体晶圆的表面，使其有利于后续半导体工艺。及至今日，CMP方法已成为半导体工艺的关键性工艺之一。随着晶圆直径增大、工艺线宽缩小，以及元件集成度的提高等等半导体工艺参数的变化趋势，相较于过去，业界对于晶圆表面平坦程度有更严格的要求。除此之外，现今的集成电路结构还包含了多种不同的元件，使得半导体工艺日趋复杂，在不同的工艺中，包含CMP工艺中更是产生了许多挑战。举例来说，由于在不同的元件和/或不同的区域之间常因为元件的密度与间距的差异而产生阶差(stepheight)，而阶差的存在影响了CMP工艺的工艺结果，甚至导致CMP工艺后晶圆表面仍然不平整的问题。另一方面，平坦化不完整的电路布局表面更影响了后续工艺，降低整体工艺结果与产品特性。因此，目前仍需要一种可用以简化CMP工艺以及移除阶差问题的半导体集成电路结构的制作方法。
技术实现思路
本专利技术的一目的在于提供一种可简化CMP工艺的半导体集成电路结构的制作方法。根据本专利技术的权利要求，提供一种半导体集成电路结构，该半导体集成电路结构包含一其上定义有一记忆胞区域与一周边区域的基底、多个形成于该记忆胞区域内的记忆胞、至少一形成于该周边区域内的主动元件、多个形成于该记忆胞区域内的接触插塞(contactplug)、以及至少一形成于该记忆胞区域的位线。该等接触插塞的一底部表面低于该基底的一表面，且该等接触插塞与该位线物理接触与电性连接。根据本专利技术的权利要求，提供一种半导体集成电路结构的制作方法，该制作方法包含有以下步骤：首先提供一基底，该基底上定义有一记忆胞区域与一周边区域，且该记忆胞区域内形成有多个记忆胞。接下来，在该周边区域内形成一第一半导体层，以及在该基底上形成一覆盖该第一半导体层的绝缘层。在形成该第一半导体层与该绝缘层之后，在该基底上形成一第二半导体层，且该第二半导体层覆盖该基底、该第一半导体层与该绝缘层。随后，进行一二步骤平坦化工艺(two-steppedplanarizationprocess)，移除部分该第二半导体层与该绝缘层以暴露该第一半导体层，且该第一半导体层的一顶部表面与该第二半导体层的一顶部表面共平面。根据本专利技术的权利要求，还提供一种半导体集成电路结构的制作方法，该制作方法包含有以下步骤：首先提供一基底，该基底上定义有一记忆胞区域与一周边区域，且该记忆胞区域内形成有多个记忆胞。接下来，在该周边区域内形成一第一半导体层，以及在该基底上形成一覆盖该第一半导体层的第一绝缘层。在形成该第一半导体层与该第一绝缘层之后，在该基底上依序形成一第二半导体层、一第二绝缘层与一第三绝缘层，且该第二半导体层、该第二绝缘层与该第三半导体层覆盖该第一半导体层与该第一绝缘层。随后进行一平坦化工艺，移除部分该第三绝缘层，以暴露出部分该第二绝缘层，并使该第三绝缘层的一顶部表面与该第二绝缘层的一顶部表面共平面。在该平坦化工艺之后进行一回蚀刻工艺，移除该第三绝缘层、该第二绝缘层、部分该第二半导体层、以及部分该第一绝缘层，使该第一半导体层的一顶部表面与该第二半导体层的一顶部表面共平面。根据本专利技术所提供的半导体集成电路结构的制作方法，将平坦化工艺简化为该二步骤平坦化工艺，其为一可在同一机台内完成的平坦化工艺，且该二步骤平坦化工艺可有效地移除阶差问题。或者，可藉由该第三绝缘层与该第二绝缘层的形成解决阶差问题。因此，即使基底上不同的区域有不同的元件结构密度，本专利技术所提供的半导体集成电路结构的制作方法仍可确保基底表面的高均匀度(uniformity)。附图说明图1～图5与图9～图10，其为本专利技术所提供的一种半导体集成电路的制作方法的第一优选实施例的示意图。图1～图2与图6～图10为本专利技术所提供的一半导体集成电路结构的制作方法的一第二优选实施例的示意图。【主要元件符号说明】100基底100S基底表面102记忆胞区域104周边区域106浅沟隔离结构108凹槽110记忆胞112介电层114埋藏式栅极116绝缘层120栅极介电层122第一半导体层122S第一半导体层的顶部表面124绝缘层124S绝缘层的顶部表面126牺牲层128图案化硬遮罩128p开口130凹槽132第二半导体层132S、132S’第二半导体层的顶部表面134绝缘层134S绝缘层的顶部表面136绝缘层136S绝缘层的顶部表面140二步骤CMP工艺142第一平坦化步骤144第二平坦化步骤150CMP工艺152回蚀刻工艺160接触插塞160B接触插塞的底部表面160BL位线160S位线的顶部表面162栅极电极162B栅极电极的底部表面162S栅极电极的顶部表面164主动元件170钛/氮化钛层172硅化钨/钨层174图案化硬遮罩具体实施方式请参阅图1至图5与图9～10，其为本专利技术所提供的一种半导体集成电路的制作方法的第一优选实施例的示意图。如图1所示，本优选实施例所提供的半导体集成电路的制作方法首先提供一基底100，基底100上定义有一记忆胞区域102与周边区域104，且记忆胞区域102内形成有多个记忆胞110。在本优选实施例中，记忆胞110可包含动态随机存取存储器(dynamicrandomaccessmemory，以下简称为DRAM)，然而在本专利技术的其他实施例中，记忆胞110可包含其他类型的存储器，故不限于此。如图1所示，在本专利技术的实施例中，记忆胞110可藉由以下步骤形成：首先，在记忆胞区域102与周边区域104内形成多个浅沟隔离(shallowtrenchisolations，以下简称为STI)结构106。在本专利技术的一些实施例中，记忆胞区域102内的STI结构106的一深度可小于周边区域104内的STI结构106的一深度，如图1所示。然而在本专利技术的其他实施例中，记忆胞区域102与周边区域104内的STI结构106可包含相同的深度。形成于周边区域104与记忆胞区域102的STI结构106用以定义多个用以容置p型晶体管元件和/或n型晶体管元件的主动区域，且用以提供这些主动区域之间的电性隔离。接下来，在基底100以及记忆胞区域102内的STI结构106中形成多个凹槽108，并且在各凹槽108内形成覆盖其侧壁与底部的介电层112。之后在凹槽108内分别形成一埋藏式栅极(buriedgate)114，并且在形成埋藏式栅极114之后，在各凹槽108内形成密封凹槽108的绝缘层116。于是，在记忆胞区域102内形成上述记忆胞110。然而，本领域技术人员应知，记忆胞110藉由任何合适的工艺与步骤形成，故不限于此。请仍然参阅图1。接下来，在周边区域104内形成一栅极介电层120，并且在形成栅极介电层120之后，在基底100上形成一第一半导体层122。随后图案化第本文档来自技高网...

【技术保护点】
一种半导体集成电路结构，包含有：基底，该基底上定义有记忆胞区域与周边区域；多个记忆胞，形成于该记忆胞区域内；至少一主动元件，形成于该周边区域内；多个接触插塞(contact plug)，形成于该记忆胞区域内，且所述接触插塞的底部表面低于该基底的表面；以及至少一位线，形成于该记忆胞区域，且所述接触插塞与该位线物理接触与电性连接。

【技术特征摘要】
2016.09.09 US 15/261,8451.一种半导体集成电路结构，包含有：基底，该基底上定义有记忆胞区域与周边区域；多个记忆胞，形成于该记忆胞区域内；至少一主动元件，形成于该周边区域内；多个接触插塞(contactplug)，形成于该记忆胞区域内，且所述接触插塞的底部表面低于该基底的表面；以及至少一位线，形成于该记忆胞区域，且所述接触插塞与该位线物理接触与电性连接。2.如权利要求1所述的半导体集成电路结构，其中所述记忆胞包含动态随机存取存储器(dynamicrandomaccessmemory，DRAM)。3.如权利要求1所述的半导体集成电路结构，其中该主动元件包含有至少一栅极电极，且该栅极电极的顶部表面与该位线的顶部表面共平面。4.如权利要求3所述的半导体集成电路结构，其中所述接触插塞的该底部表面低于该栅极电极的底部表面。5.如权利要求3所述的半导体集成电路结构，其中该记忆胞区域内的所述接触插塞与该位线与该周边区域内的该主动元件的该栅极电极包含有相同的材料。6.一种半导体集成电路结构的制作方法，包含有：提供基底，该基底上定义有记忆胞区域与周边区域，且该记忆胞区域内形成有多个记忆胞；在该周边区域内形成第一半导体层，以及在该基底上形成覆盖该第一半导体层的绝缘层；在该基底上形成第二半导体层，且该第二半导体层覆盖该基底、该第一半导体层与该绝缘层；以及进行一二步骤平坦化工艺，移除部分该第二半导体层与该绝缘层以暴露该第一半导体层，且该第一半导体层的顶部表面与该第二半导体层的顶部表面共平面。7.如权利要求6所述的半导体集成电路结构的制作方法，还包含在该记忆胞区域内形成多个凹槽的步骤，且该基底暴露于所述凹槽的底部。8.如权利要求7所述的半导体集成电路结构的制作方法，其中该第二半导体层接触暴露于所述凹槽的底部的该基底。9.如权利要求6所述的半导体集成电路结构的制作方法，其中该第一半导体层与该第二半导体层包含相同的材料。10.如权利要求6所述的半导体集成电路结构的制作方法，其中该绝缘层的厚度大于80埃(angstroms，)。11.如权利要求6所述的半导体集成电路结构的制作方法，其中该...

【专利技术属性】
技术研发人员：李昱廷，林仁杰，林文钦，黄柏诚，蔡傅守，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71