一种存储阵列块及半导体存储器制造技术

本发明专利技术提出一种存储阵列块，包括：阵列分布的多个存储阵列部，其中每个所述存储阵列部的内部分别设有横向分布的多个阵列负载；多个行向负载，分别与多个存储阵列部连接；多条列信号线，与沿直线纵向分布的多个所述阵列负载连接；行信号线，分别与所述多个行向负载连接；第一信号线驱动单元，分别与所述多条列信号线和行信号线连接；第二信号线驱动单元，分别与所述行信号线和/或所述多条列信号线的连接。本发明专利技术通过两端同时驱动，可以减小单个驱动单元的尺寸。另外，还可以加快长/重负载信号线的响应，用以抵消长线的时间延迟影响，从而实现长/重负载信号的快速控制和时序优化。

A storage array block and semiconductor memory

The invention provides a storage array block includes a plurality of storage array array distribution, multiple array in which each of the internal storage array are respectively arranged on the transverse distribution of load; multiple rows to load are respectively connected with a plurality of memory array; a plurality of column signal lines connected to a plurality of the array load distribution along longitudinal line; line signal line, respectively and the plurality of rows to the load connection; the first signal line driving unit, respectively, and the plurality of column signal lines and signal lines connected; the second signal line driving unit is respectively connected with the signal line and / or the plurality of column signal lines. The invention can reduce the size of a single drive unit by driving both ends at the same time. In addition, it can also accelerate the response of long / heavy load signal lines to offset the time delay effect of long lines, so as to achieve fast and time-consuming optimization of long / heavy load signals.

【技术实现步骤摘要】
一种存储阵列块及半导体存储器
本专利技术涉及半导体存储
，尤其涉及一种存储阵列块及半导体存储器。
技术介绍
在存储器件中，长/重负载信号线随处可见，他们的驱动电路和驱动方法往往成为时序和芯片尺寸的设计重点之一。当一根信号线很长并驱动很多负载(loading)，这根信号驱动电路的输出级器件尺寸往往很大，而且这根信号线的不同段(segment)时间延迟也相差很大，这通常给电路的时序设计和尺寸优化带来了很多困难。如图1-2所示，其分别为
技术介绍
中的动态随机存储器(DRAM)存储整列的信号线示意图和驱动方式示意图。
技术介绍
的存储阵列块(bank)100，包括：阵列分布的多个存储阵列部(section)110、多个行向负载130、多条列信号线140、行信号线150和信号线驱动单元160。其中，每个所述存储阵列部110的内部分别设有横向分布的多个负载120。所述多个行向负载130，分别与多个存储阵列部110连接。所述多条列信号线140，分别与纵向分布的多个负载120连接。所述行信号线150，分别与所述多个行向负载130连接。所述信号线驱动单元160分别与所述多条列信号线140和所述行信号线本文档来自技高网...

【技术保护点】
一种存储阵列块(200)，其特征在于，包括：阵列分布的多个存储阵列部(210)，其中每个所述存储阵列部的内部分别设有横向分布的多个阵列负载(220)；多个行向负载(230)，分别与多个存储阵列部连接；多条列信号线(240)，与沿直线纵向分布的多个所述阵列负载连接；行信号线(250)，分别与所述多个行向负载连接；第一信号线驱动单元(260)，分别与所述多条列信号线和所述行信号线连接，用于对所述列信号线连接的阵列负载和所述行信号线连接的行向负载进行驱动；及，第二信号线驱动单元(270)，与由所述行信号线和所述多条列信号线所构成群组的其中一个或两者连接，用于对由所述列信号线连接的负载和所述行信号线连...

【技术特征摘要】
1.一种存储阵列块(200)，其特征在于，包括：阵列分布的多个存储阵列部(210)，其中每个所述存储阵列部的内部分别设有横向分布的多个阵列负载(220)；多个行向负载(230)，分别与多个存储阵列部连接；多条列信号线(240)，与沿直线纵向分布的多个所述阵列负载连接；行信号线(250)，分别与所述多个行向负载连接；第一信号线驱动单元(260)，分别与所述多条列信号线和所述行信号线连接，用于对所述列信号线连接的阵列负载和所述行信号线连接的行向负载进行驱动；及，第二信号线驱动单元(270)，与由所述行信号线和所述多条列信号线所构成群组的其中一个或两者连接，用于对由所述列信号线连接的负载和所述行信号线连接的行向负载所构成群组的其中一个或两者进行驱动。2.根据权利要求1所述的存储阵列块，其特征在于，所述第一信号线驱动单元设置在所述行信号线和所述多条列信号线的一侧，所述第二信号线驱动单元设置在所述行信号线和/或所述多条列信号线的另一侧。3.根据权利要求1所述的存储阵列块，其特征在于，所述第一信号线驱动单元设置在所述行信号线和所述多条列信号线的一侧，所述第二信号线驱动单元设置在所述行信号线和/或所述多条列信号线中的间隔区域。4.根据权利要求1所述的存储阵列块，其特征在于：所述第一信号线驱动单元包括：多个列信号线驱动器(261)和一个行信号线驱动器(262)；所述多个列信号线驱动器分别通过所述多条列信号线驱动所述阵列负载；所述行信号线驱动器通过所述行信号线驱动所述行向负载；所述第二信号线驱动单元包括多个列信号驱动器(271)和一个行信号线驱动器(272)；所述多个列信号线驱动器分别通过所述多条列信号线驱动所述阵列负载；所述行信号线驱动器通过所述行信号线驱动所述行向负载。5.根据权利要求1所述的存储阵列块，其特征在于，所述第一信号线驱动单元包括：多个列信号线驱动器(261)和一个行信号线驱动器(262)...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：睿力集成电路有限公司，
类型：发明
国别省市：安徽,34