内存装置制造方法及图纸

本发明专利技术公开一种内存装置，该内存装置包含多条沿一第一方向延伸字符线，以及至少一内存单元。该至少一内存单元包含多个内存组件，至少一条位元线，以及至少一条行字符线。该多个内存组件沿相异于该第一方向的一第二方向排列。该至少一条位元线沿该第二方向延伸，且用以传输一被选择的内存组件的数据。该至少一条行字符线沿该第二方向延伸，且用以控制该多个内存组件和该至少一条位元线之间的电性连接。其中该被选择的内存组件是被一相对应的字符线及该至少一条行字符线所选择。本发明专利技术提供的内存装置可以减少功率消耗。

Memory device

The present invention discloses a memory device that includes a plurality of characters extending along a first direction, and at least one memory unit. The at least one memory cell includes a plurality of memory components, at least one bit line, and at least one row character line. The plurality of memory components are arranged in a second direction different from the first direction. The at least one bit line extends along the second direction and transmits data for a selected memory component. The at least one row character line extends along the second direction to control electrical connection between the plurality of memory components and the at least one bit line. The selected memory component is selected by a corresponding character line and at least one row character line. The memory device provided by the invention can reduce power consumption.

【技术实现步骤摘要】
内存装置
本专利技术相关于一种内存装置，尤指一种具有低功耗的内存装置。
技术介绍
请参考图1，图1是现有内存装置的示意图。如图1所示，内存装置100包含多个内存组件MC，多条字符线WL0-WL255，以及多条位元线BL0-BL255。内存组件MC是以数组型式设置。举例来说，多个内存组件MC可以设置成一个具有256行及256列的数组。多数条字符线WL0-WL255沿一第一方向A延伸。每一字符线WL0-WL255用以选择一相对应列的内存组件MC进行读取或写入操作。多条位元线BL0-BL255是沿相异于第一方向A的一第二方向B设置，且每一位元线BL0-BL255用以传输一相对应行的内存组件MC的数据。请参考图2，图2是现有内存装置200具有第一种位元线配置的示意图。如图2所示，多个内存组件MC被分成一预定数目(例如8个)的内存区块bk0-bk7，且每一内存区块bk0-bk7包含32行的内存组件MC。再者，除了内存组件MC、字符线WL0-WL255，以及位元线(bit0_bk0至bit31_bk7)以外，内存装置200另包含多个多任务器MUX0-MUX7。每一多任务器MUX0-MUX7耦接至一相对应内存区块bk0-bk7的32行内存组件MC的位元线(bit0_bk0至bit31_bk7)。举例来说，多任务器MUX0是耦接至内存区块bk0的32行内存组件MC的位元线(bit0_bk0至bit31_bk0)，而多任务器MUX7是耦接至内存区块bk7的32行内存组件MC的位元线(bit0_bk7至bit31_bk7)，以此类推。请参考图3，图3是现有内存装置300具有第二种位元线配置的示意图。如图3所示，除了内存组件MC、字符线WL0-WL255，以及位元线(bit0_bk0至bit31_bk7)以外，具有第二种位元线配置的内存装置300另包含多个多任务器MUX0-MUX31。另外，每一内存区块bk0-bk7对应的位元线(bit0_bk0至bit31_bk7)被依序分散。举例来说，多任务器MUX0是耦接至内存区块bk0-bk7的第1行内存组件MC的位元线(bit0_bk0至bit0_bk7)，而多任务器MUX31是耦接至内存区块bk0-bk7的第32行内存组件MC的位元线(bit31_bk0至bit31_bk7)，以此类推。相较于图2的第一种位元线配置，图3的第二种位元线配置可以简化布线。在现有内存装置100、200、300中，当其中之一条字符线WL0-WL255选择一相对应列的内存组件MC时，全部位元线(BL0-BL255、bit0_bk0至bit31_bk7)皆会耦接至被选择的相对应内存组件MC以进行读取或写入操作。然而，在读取或写入操作中，有些位元线不需要传输数据。闲置的位元线会于读取或写入操作中消耗电力，因此现有内存装置100、200、300具有较高的功率消耗。
技术实现思路
本专利技术的目的在于提供一种具有低功耗的内存装置，以解决现有技术的问题。本专利技术提供一种内存装置，包含多条字符线沿一第一方向延伸，以及至少一内存单元。该至少一内存单元包含多个内存组件，至少一条位元线，至少一条行字符线，以及多个开关。该多个内存组件沿相异于该第一方向的一第二方向设置。该至少一条位元线沿该第二方向延伸，且用以传输一被选择的内存组件的数据。该至少一条行字符线沿该第二方向延伸。每一该多个开关具有一控制端耦接于该至少一条行字符线，一第一端耦接于至少一内存组件，以及一第二端耦接于该至少一条位元线。本专利技术另提供一种内存装置，包含多条字符线沿一第一方向延伸，以及至少一内存单元。该至少一内存单元包含多个内存组件群组，至少一条位元线，至少一条行字符线，以及多个行开关。该多个内存组件群组是沿相异于该第一方向的一第二方向设置，每一该多个内存组件群组包含至少一内存组件。该至少一条位元线沿该第二方向延伸，且用以传输一被选择的内存组件的数据。该至少一条行字符线沿该第二方向延伸。每一该多个行开关具有一控制端耦接于该至少一条行字符线，一第一端耦接于该多个内存组件群组其中之一，以及一第二端耦接于该至少一条位元线。本专利技术另提供一种内存装置，包含多个内存区块沿一第一方向设置，多条字符线沿该第一方向延伸，以及多条列字符线沿该第一方向延伸。每一该多个内存区块包含一预定数目的内存单元沿该第一方向设置。每一该多个内存单元包含多个内存组件群组，至少一条位元线，以及多个开关。该多个内存组件群组沿相异于该第一方向的一第二方向设置，每一该多个内存组件群组包含至少一内存组件。该至少一条位元线沿该第二方向延伸，且用以传输一被选择的内存组件的数据。每一该多个开关具有一第一端耦接于该多个内存组件群组其中之一，一第二端耦接于该至少一条位元线，以及一控制端。其中每一该多条列字符线耦接于一相对应内存区块的相对应内存组件群组所对应的开关的控制端。附图说明图1是现有内存装置的示意图。图2是现有内存装置具有第一种位元线配置的示意图。图3是现有内存装置具有第二种位元线配置的示意图。图4是本专利技术内存单元具有第一种字符线配置的示意图。图5是本专利技术内存装置具有第一种字符线配置及第一种位元线配置的示意图。图6是本专利技术内存装置500a具有第一种字符线配置及第二种位元线配置的示意图。图7是本专利技术内存单元具有第二种字符线配置的第一实施例的示意图。图8是本专利技术内存单元具有第二种字符线配置的第二实施例的示意图。图9是本专利技术内存单元具有第三种字符线配置的第一实施例的示意图。图10是本专利技术内存单元具有第三种字符线配置的第二实施例的示意图。图11是本专利技术内存装置具有第三种字符线配置及第一种位元线配置的示意图。图12是图11中内存装置的局部示意图。图13是本专利技术内存装置具有第三种字符线配置及第二种位元线配置的示意图。图14是图13中内存装置的局部示意图。图15是本专利技术内存单元具有第四种字符线配置的第一实施例的示意图。图16是本专利技术内存单元具有第四种字符线配置的第二实施例的示意图。图17是本专利技术内存装置具有第四种字符线配置及第一种位元线配置的示意图。图18是本专利技术内存装置具有第四种字符线配置及第二种位元线配置的示意图。图19是本专利技术内存装置的开关的一实施例的示意图。图20至图22是本专利技术内存装置运作于byte致能模式的示意图。图中：100、200、300现有的内存装置；400a、400b、400c、500a、500b、500本专利技术的内存装置；A第一方向；B第二方向；bk0至bk7内存区块；CWL0至CWL7行字符线；CWL0_byte0至CWL0_byte3行字符线；MC内存组件；MUX、MUX0至MUX7多任务器；WL0至WL255字符线；BL0至BL255位元线；bit0_bk0至bit31_bk7位元线；RWL0_bk0至RWL31_bk7列字符线；RWL0_bk0_byte0至RWL0_bk7_byte3列字符线；SW开关；SW1行开关；SW2列开关。具体实施方式下面结合附图和具体实施例对本专利技术作进一步说明，以使本领域的技术人员可以更好的理解本专利技术并能予以实施，但所举实施例不作为对本专利技术的限定。请同时参考图4及图5。图4是本专利技术内存单元具有第一种字符线配置的示意图。图5是本专利技术内存装置400a具有第一种字符线配置及本文档来自技高网...

【技术保护点】
一种内存装置，其特征在于，包含：沿一第一方向延伸的多条字符线；以及至少一内存单元，包含：多个内存组件，该多个内存组件沿相异于该第一方向的一第二方向设置；至少一条位元线，沿该第二方向延伸，且用以传输一被选择的内存组件的数据；至少一条行字符线，沿该第二方向延伸；以及多个开关，每一该开关具有耦接于该至少一条行字符线的一控制端，耦接于至少一内存组件的一第一端，以及耦接于该至少一条位元线的一第二端。

【技术特征摘要】
2015.08.30 US 14/840,0371.一种内存装置，其特征在于，包含：沿一第一方向延伸的多条字符线；以及至少一内存单元，包含：多个内存组件，该多个内存组件沿相异于该第一方向的一第二方向设置；至少一条位元线，沿该第二方向延伸，且用以传输一被选择的内存组件的数据；至少一条行字符线，沿该第二方向延伸；以及多个开关，每一该开关具有耦接于该至少一条行字符线的一控制端，耦接于至少一内存组件的一第一端，以及耦接于该至少一条位元线的一第二端。2.根据权利要求1所述的内存装置，其特征在于，其中该被选择的内存组件被一相对应的字符线及该至少一条行字符线所选择。3.根据权利要求2所述的内存装置，其特征在于，其中该多个开关是晶体管。4.根据权利要求1所述的内存装置，其特征在于，其中该内存单元为多个并沿该第一方向设置，一预定数目的内存单元形成一内存区块，该多个内存单元的行字符线被分组以分别控制相对应的内存区块。5.一种内存装置，其特征在于，包含：沿一第一方向延伸的多条字符线；以及至少一内存单元，包括：多个内存组件群组，该多个内存组件群组沿相异于该第一方向的一第二方向设置，每一该内存组件群组包含至少一内存组件；至少一条位元线，沿该第二方向延伸，且用以传输一被选择的内存组件的数据；至少一条行字符线，沿该第二方向延伸；以及多个行开关，每一该行开关具有耦接于该至少一条行字符线的一控制端，耦接于该多个内存组件群组的其中之一的一第一端，以及耦接于该至少一条位元线的一第二端。6.根据权利要求5所述的内存装置，其特征在于，其中该被选择的内存组件被一相对应的字符线及该至少一条行字符线所选择。7.根据权利要求5所述的内存装置，其特征在于，其中该多个行开关是晶体管。8.根据权利要求5所述的内存装置，其特征在于，该至少一内存单元还包括多条区域位元线，每一该区域位元线耦接于一相对应内存组件...

【专利技术属性】
技术研发人员：萧志成，
申请(专利权)人：萧志成，
类型：发明
国别省市：中国台湾,71