内存装置制造方法及图纸

本实用新型专利技术公开一种内存装置，该内存装置包含多条沿一第一方向延伸字符线，以及至少一内存单元。该至少一内存单元包含多个内存组件，至少一条位元线，以及至少一条行字符线。该多个内存组件沿相异于该第一方向的一第二方向排列。该至少一条位元线沿该第二方向延伸，且用以传输一被选择的内存组件的数据。该至少一条行字符线沿该第二方向延伸，且用以控制该多个内存组件和该至少一条位元线之间的电性连接。其中该被选择的内存组件是被一相对应的字符线及该至少一条行字符线所选择。本实用新型专利技术提供的内存装置可以减少功率消耗。

【技术实现步骤摘要】

本技术相关于一种内存装置，尤指一种具有低功耗的内存装置。
技术介绍
请参考图1，图1是现有内存装置的示意图。如图1所示，内存装置100包含多个内存组件MC，多条字符线WL0-WL255，以及多条位元线BL0-BL255。内存组件MC是以数组型式设置。举例来说，多个内存组件MC可以设置成一个具有256行及256列的数组。多数条字符线WL0-WL255沿一第一方向A延伸。每一字符线WL0-WL255用以选择一相对应列的内存组件MC进行读取或写入操作。多条位元线BL0-BL255是沿相异于第一方向A的一第二方向B设置，且每一位元线BL0-BL255用以传输一相对应行的内存组件MC的数据。请参考图2，图2是现有内存装置200具有第一种位元线配置的示意图。如图2所示，多个内存组件MC被分成一预定数目(例如8个)的内存区块bk0-bk7，且每一内存区块bk0-bk7包含32行的内存组件MC。再者，除了内存组件MC、字符线WL0-WL255，以及位元线(bit0_bk0至bit31_bk7)以外，内存装置200另包含多个多任务器MUX0-MUX7。每一多任务器MUX0-MUX7耦接至一相对应内存本文档来自技高网...

【技术保护点】
一种内存装置，其特征在于，包含：沿一第一方向延伸的多条字符线；以及至少一内存单元，包含：多个内存组件，该多个内存组件沿相异于该第一方向的一第二方向设置；至少一条位元线，沿该第二方向延伸，且用以传输一被选择的内存组件的数据；至少一条行字符线，沿该第二方向延伸；以及多个开关，每一该开关具有耦接于该至少一条行字符线的一控制端，耦接于至少一内存组件的一第一端，以及耦接于该至少一条位元线的一第二端。

【技术特征摘要】
2015.08.30 US 14/840,0371.一种内存装置，其特征在于，包含：沿一第一方向延伸的多条字符线；以及至少一内存单元，包含：多个内存组件，该多个内存组件沿相异于该第一方向的一第二方向设置；至少一条位元线，沿该第二方向延伸，且用以传输一被选择的内存组件的数据；至少一条行字符线，沿该第二方向延伸；以及多个开关，每一该开关具有耦接于该至少一条行字符线的一控制端，耦接于至少一内存组件的一第一端，以及耦接于该至少一条位元线的一第二端。2.根据权利要求1所述的内存装置，其特征在于，其中该被选择的内存组件被一相对应的字符线及该至少一条行字符线所选择。3.根据权利要求2所述的内存装置，其特征在于，其中该多个开关是晶体管。4.根据权利要求1所述的内存装置，其特征在于，其中该内存单元为多个并沿该第一方向设置，一预定数目的内存单元形成一内存区块，该多个内存单元的行字符线被分组以分别控制相对应的内存区块。5.一种内存装置，其特征在于，包含：沿一第一方向延伸的多条字符线；以及至少一内存单元，包括：多个内存组件群组，该多个内存组件群组沿相异于该第一方向的一第二方向设置，每一该内存组件群组包含至少一内存组件；至少一条位元线，沿该第二方向延伸，且用以传输一被选择的内存组件的数据；至少一条行字符线，沿该第二方向延伸；以及多个行开关，每一该行开关具有耦接于该至少一条行字符线的一控制端，耦接于该多个内存组件群组的其中之一的一第一端，以及耦接于该至少一条位元线的一第二端。6.根据权利要...

【专利技术属性】
技术研发人员：萧志成，
申请(专利权)人：萧志成，
类型：新型
国别省市：中国台湾;71