一种译码电路、译码方法和半导体存储器技术

本公开实施例提供了一种译码电路、译码方法和半导体存储器，该译码电路包括译码模块和寄存器模块，译码模块用于对初始计数信号进行译码处理，得到目标计数信号；其中，目标计数信号与预设计数范围具有对应关系，且目标计数信号为包括N位目标信号的二进制数，N位目标信号包括电平值为第一值的一位目标信号和电平值为第二值的N

【技术实现步骤摘要】
一种译码电路、译码方法和半导体存储器


[0001]本公开涉及集成电路
，尤其涉及一种译码电路、译码方法和半导体存储器。

技术介绍

[0002]随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率（Double Data Rate，DDR）传输的存储器等器件。
[0003]以动态随机存取存储器（Dynamic Random Access Memory，DRAM）为例，错误检查与清除（Error Check and Scrub，ECS）操作允许DRAM内部读取、修改检测到的错误码字，并将修正后的数据写回存储阵列。在执行ECS操作的过程中，DRAM需要对存在的ECS错误进行计数并将错误计数结果进行存储，如何将错误计数结果按照要求加载到模式寄存器中是一个需要解决的问题。

技术实现思路

[0004]本公开实施例提供了一种译码电路、译码方法和半导体存储器。
[0005]第一方面，本公开实施例提供了一种译码电路，包括译码模块和寄存器模块，其中：所述译码模块，用于对初始计数信号进行译码处理，得到目标计数信号；其中，所述目标计数信号与预设计数范围具有对应关系，且所述目标计数信号为包括N位目标信号的二进制数，所述N位目标信号包括电平值为第一值的一位目标信号和电平值为第二值的N
‑
1位目标信号，N为大于0的整数；所述寄存器模块包括N个存储位，用于将所述N位目标信号对应存储在所述N个存储位中。
[0006]在一些实施例中，所述预设计数范围的数量为N个，且N个所述预设计数范围不重叠，其中：所述译码模块，还用于在计数结果满足第k预设计数范围时，将所述目标计数信号中的第k位目标信号的电平值设置为第一值，除所述第k位目标信号之外的其他目标信号的电平值设置为第二值；其中，k为大于或者等于0且小于N的整数。
[0007]在一些实施例中，所述寄存器模块，具体用于在所述目标计数信号中的第k位目标信号的电平值为第一值时，将第k存储位设置为第一值，除所述第k存储位之外的其他存储位设置为第二值。
[0008]在一些实施例中，所述初始计数信号为包括N位初始信号的二进制数；其中，所述目标计数信号中电平值为第一值的目标信号位置与所述初始计数信号中电平值为第一值的最高位的初始信号位置具有对应关系。
[0009]在一些实施例中，所述译码模块包括N
‑
1个第一译码子模块和一个第二译码子模
块，其中：第i个第一译码子模块，用于根据外部复位信号和第i+1位初始信号对第i位初始信号进行译码处理，生成所述目标计数信号中的第i位目标信号，i为大于或者等于0且小于N
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1的整数；所述第二译码子模块，用于根据外部复位信号和第N
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1位初始信号进行译码处理，生成所述目标计数信号中的第N
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1位目标信号。
[0010]在一些实施例中，所述第i个第一译码子模块包括第i个锁存模块和第i个与逻辑模块，且所述第i个锁存模块的第一输入端用于接收所述外部复位信号，所述第i个锁存模块的第二输入端用于接收所述第i+1位初始信号，所述第i个锁存模块的输出端与所述第i个与逻辑模块的第一输入端连接，所述第i个与逻辑模块的第二输入端用于接收所述第i位初始信号，所述第i个与逻辑模块的输出端用于输出所述第i位目标信号，其中：所述第i个锁存模块，用于根据所述外部复位信号和所述第i+1位初始信号进行锁存处理，生成第i个锁存信号，所述第i个锁存信号用于指示所述第i位初始信号是否被屏蔽；所述第i个与逻辑模块，用于对所述第i个锁存信号和所述第i位初始信号进行与逻辑运算，得到所述第i位目标信号；其中，i为大于或者等于0且小于N
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1的整数。
[0011]在一些实施例中，所述第二译码子模块包括第N
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1个锁存模块和非逻辑模块，且所述第N
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1个锁存模块的第一输入端用于接收所述外部复位信号，所述第N
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1个锁存模块的第二输入端用于接收所述第N
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1位初始信号，所述第N
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1个锁存模块的输出端与所述非逻辑模块的输入端连接，所述非逻辑模块的输出端用于输出所述第N
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1位目标信号，其中：所述第N
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1个锁存模块，用于根据所述外部复位信号和所述第N
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1位初始信号进行锁存处理，生成第N
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1个锁存信号；所述非逻辑模块，用于对所述第N
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1个锁存信号进行非逻辑运算，得到所述第N
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1位目标信号。
[0012]在一些实施例中，每个所述锁存模块包括第一或非门和第二或非门，其中：所述第一或非门的第一输入端用于接收所述外部复位信号，所述第一或非门的第二输入端与所述第二或非门的输出端连接；所述第二或非门的第一输入端与所述第一或非门的输出端连接，所述第二或非门的第二输入端用于接收所述初始计数信号中对应的初始信号，所述第二或非门的输出端作为所述锁存模块的输出端，用于输出对应的锁存信号。
[0013]在一些实施例中，所述译码电路还包括计数模块，其中：所述计数模块，用于接收计数脉冲信号，并对所述计数脉冲信号进行计数，确定所述初始计数信号。
[0014]在一些实施例中，所述计数模块包括第一计数模块、第二计数模块和第三计数模块，其中：所述第一计数模块，用于接收计数脉冲信号，对所述计数脉冲信号进行计数，每当所述计数脉冲信号对应的计数值达到计数阈值的整数倍时，输出第一计数脉冲信号；所述第二计数模块，用于对所述第一计数脉冲信号进行计数，每当所述第一计数脉冲信号对应的计数值达到预设存储密度的整数倍时，输出第二计数脉冲信号；所述第三计数模块，用于对所述第二计数脉冲信号进行计数，输出所述初始计数信号。
[0015]在一些实施例中，所述计数结果为所述初始计数信号表征的计数值与预设值的乘积，所述预设值为所述计数阈值与所述预设存储密度的乘积值；所述第k预设计数范围的最小值设置为所述预设值与的乘积；所述第k预设计数范围的最大值设置为所述预设值与的乘积和1之间的差值。
[0016]在一些实施例中，所述计数脉冲信号是在执行错误检查与清除ECS操作过程中产生的错误信号。
[0017]在一些实施例中，所述译码电路还包括模式选择模块，其中：所述模式选择模块，用于接收第一模式信号，在所述第一模式信号的电平值为第一值时，确定计数模式为码字计数模式；或者，在所述第一模式信号的电平值为第二值时，确定计数模式为行计数模式。
[0018]第二方面，本公开实施例提供了一种译码方法，应用于如第一方面所述的译码电路，该方法包括：通过所述译码模块对初始计数信号进行译码处理，得到目标计数信号；其中，目标计数信号与预设计数范围具有对应关系，且目标计数信号为包括N位目标信号的二进制数，N位目标信号包括电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种译码电路，其特征在于，包括译码模块和寄存器模块，其中：所述译码模块，用于对初始计数信号进行译码处理，得到目标计数信号；其中，所述目标计数信号与预设计数范围具有对应关系，且所述目标计数信号为包括N位目标信号的二进制数，所述N位目标信号包括电平值为第一值的一位目标信号和电平值为第二值的N
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1位目标信号，N为大于0的整数；所述寄存器模块包括N个存储位，用于将所述N位目标信号对应存储在所述N个存储位中。2.根据权利要求1所述的译码电路，其特征在于，所述预设计数范围的数量为N个，且N个所述预设计数范围不重叠，其中：所述译码模块，还用于在计数结果满足第k预设计数范围时，将所述目标计数信号中的第k位目标信号的电平值设置为第一值，除所述第k位目标信号之外的其他目标信号的电平值设置为第二值；其中，k为大于或者等于0且小于N的整数。3.根据权利要求2所述的译码电路，其特征在于，所述寄存器模块，具体用于在所述目标计数信号中的第k位目标信号的电平值为第一值时，将第k存储位设置为第一值，除所述第k存储位之外的其他存储位设置为第二值。4.根据权利要求2所述的译码电路，其特征在于，所述初始计数信号为包括N位初始信号的二进制数；其中，所述目标计数信号中电平值为第一值的目标信号位置与所述初始计数信号中电平值为第一值的最高位的初始信号位置具有对应关系。5.根据权利要求2所述的译码电路，其特征在于，所述译码模块包括N
‑
1个第一译码子模块和一个第二译码子模块，其中：第i个第一译码子模块，用于根据外部复位信号和第i+1位初始信号对第i位初始信号进行译码处理，生成所述目标计数信号中的第i位目标信号，i为大于或者等于0且小于N
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1的整数；所述第二译码子模块，用于根据外部复位信号和第N
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1位初始信号进行译码处理，生成所述目标计数信号中的第N
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1位目标信号。6.根据权利要求5所述的译码电路，其特征在于，所述第i个第一译码子模块包括第i个锁存模块和第i个与逻辑模块，且所述第i个锁存模块的第一输入端用于接收所述外部复位信号，所述第i个锁存模块的第二输入端用于接收所述第i+1位初始信号，所述第i个锁存模块的输出端与所述第i个与逻辑模块的第一输入端连接，所述第i个与逻辑模块的第二输入端用于接收所述第i位初始信号，所述第i个与逻辑模块的输出端用于输出所述第i位目标信号，其中：所述第i个锁存模块，用于根据所述外部复位信号和所述第i+1位初始信号进行锁存处理，生成第i个锁存信号，所述第i个锁存信号用于指示所述第i位初始信号是否被屏蔽；所述第i个与逻辑模块，用于对所述第i个锁存信号和所述第i位初始信号进行与逻辑运算，得到所述第i位目标信号；其中，i为大于或者等于0且小于N
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1的整数。7.根据权利要求5所述的译码电路，其特征在于，所述第二译码子模块包括第N
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1个锁存模块和非逻辑模块，且所述第N
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1个锁存模块的第一输入端用于接收所述外部复位信号，所述第N
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1个锁存模块的第二输入端用于接收所述第N
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1位初始信号，所述第N
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1个锁存模
块的输出端与所述非逻辑模块的输...

【专利技术属性】
技术研发人员：黄泽群，孙凯，
申请(专利权)人：睿力集成电路有限公司，
类型：发明
国别省市：