半导体封装及其制造方法技术

本揭露涉及半导体封装及其制造方法。本揭露提供一种半导体封装，包含第一半导体结构；第一接合介电质，在所述第一半导体结构上方并且环绕第一接合金属化结构；贯穿通路，位于所述第一接合介电质上方；以及无源装置，电耦合到所述贯穿通路与所述第一接合金属化结构。本揭露还提供制造半导体封装的方法，包含提供第一裸片、接合第二裸片与所述第一裸片，其中所述第二裸片局部覆盖所述第一裸片，借以在所述第一裸片的未覆盖的部分上方形成间隙，以介电质填充所述第一裸片上方的所述间隙、在所述填充的间隙中形成贯穿介电通路TDV、以及在所述第二裸片与所述TDV上方形成无源装置。

【技术实现步骤摘要】
半导体封装及其制造方法
本揭露是关于一种半导体封装及其制造方法。
技术介绍
半导体装置使用于各种电子应用中，例如个人计算机、移动电话、数字相机、以及其它的电子设备。半导体装置的制造涉及在半导体衬底上连续沉积绝缘或介电层、传导层、以及半导体层，并且使用光刻与蚀刻过程图案化各种材料层，以于所述半导体衬底上形成电路组件与组件。半导体产业通过持续缩小最小特征尺寸，而持续改进各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，使得在给定面积整合更多组件。输入与输出(inputandoutput，I/O)连接的数目显著增加。发展较小的封装结构，使用较小面积或较小高度，用以封装半导体装置。例如，尝试进一步增加电路密度，已经研究三维(3D)IC。已经发展新的封装技术以改进半导体装置的密度与功能。半导体装置的这些相对新型的封装技术面临制造挑战。
技术实现思路
本揭露的实施例提供一种半导体封装，包括第一半导体结构，具有有源区域；第一接合介电质，位于所述第一半导体结构上方且环绕第一接合金属化结构；贯穿通路，位于所述第一接合介电质上方；以及无源装置，位于所述贯穿通路上方且电耦合到所述贯穿通路与所述第一接合金属化结构。附图说明为协助读者达到最佳理解效果，建议在阅读本揭露时同时参考附件图标及其详细文字叙述说明。请注意为遵循业界标准作法，本专利说明书中的图式不一定按照正确的比例绘制。在某些图式中，尺寸可能刻意放大或缩小，以协助读者清楚了解其中的讨论内容。图1是根据本揭露的一些实施例说明半导体封装的剖面示意图。图2是根据本揭露的一些实施例说明半导体封装的剖面示意图。图3是根据本揭露的一些实施例说明半导体封装的剖面示意图。图4A到4I是根据本揭露一些实施例说明制造半导体封装的方法顺序的剖面示意图。图5A与5B是根据本揭露的一些实施例说明制造半导体封装的方法的经选择的顺序的剖面示意图。图6A到6C是根据本揭露的一些实施例说明制造半导体封装的方法的经选择的顺序的剖面示意图。具体实施方式本揭露提供了数个不同的实施方法或实施例，可用于实现本专利技术实施例的不同特征。为简化说明起见，本揭露也同时描述了特定零组件与布置的范例。请注意提供这些特定范例的目的仅在于示范，而非予以任何限制。举例来说，在以下说明第一特征如何在第二特征上或上方的叙述中，可能会包括某些实施例，其中第一特征与第二特征为直接接触，而叙述中也可能包括其它不同实施例，其中第一特征与第二特征中间另有其它特征，以致于第一特征与第二特征并不直接接触。此外，本揭露中的各种范例可能使用重复的参考数字和/或文字注记，以使文件更加简单化和明确，这些重复的参考数字与注记不代表不同的实施例与/或配置之间的关联性。另外，本揭露在使用与空间相关的叙述词汇，如“在…之下”，“低”，“下”，“上方”，“之上”，“下”，“顶”，“底”和类似词汇时，为便于叙述，其用法均在于描述图标中一个组件或特征与另一个(或多个)组件或特征的相对关系。除了图标中所显示的角度方向外，这些空间相对词汇也用来描述所述装置在使用中以及操作时的可能角度和方向。所述装置的角度方向可能不同(旋转90度或其它方位)，而在本揭露所使用的这些空间相关叙述可以同样方式加以解释。尽管本揭露的广范围所主张的数值范围与参数是约略值，但在特定范例中所阐述的数值是尽可能精准的。然而，任何数值本质上含有在个别测试测量中得到的标准偏差所必然造成的一些误差。再者，在本文中，“约”通常是指在给定值或范围的10％、5％、1％或0.5％内。或者，“约”是指在所述技艺中具有通常技术者可接受的平均的标准偏差内。在操作/工作范例之外，除非特别指名，否则本文所揭露的所有的数值范围、数量、值、与比例，例如材料的量、时间期间、温度、操作条件、数量的比例、及其类似者应被理解为受到“约”字修饰。据此，除非有相反的指示，本揭露以及所附随的权利要求书所阐述的数值参数是约略数，其可视需要而变化。至少，应根据所报导的有意义的位数数目并且使用通常的进位技术，解读各个数值参数。本文中，范围可表示为从一端点到另一端点，或是在两个端点之间。除非特别声明，否则本文揭露的所有范围皆包含端点。各种实施例包含用于形成半导体装置封装的方法与对应结构。不同的实施例整合多个功能性芯片于单一的装置封装中，并且实施芯片对晶片(例如已知的良好裸片)用于晶片上芯片(Chip-on-Wafer，CoW)级封装。功能性芯片可使用接合层(例如通过融合接合与/或混合接合)直接接合到其它功能性芯片，以降低形成焊料凸块(例如微凸块)与底胶填充的需求。不同的实施例可另有利地提供具有较小尺寸架构、增加输入/输出密度、以及低通路深宽比(viaaspectratio)的封装中系统(system-in-package，SiP)方案。因此，可降低制造错误与成本。在先前技术中，集成无源装置(integratedpassivedevice，IPD)例如传感器或电容器是整合于半导体芯片的金属化结构的顶部数个金属层，造成IPD的直接投影(directprojection)之下的装置区域与所述区域附近无法实施有源装置，例如晶体管或存储器。换句话说，由于事实为IPD产生的缩小电流可能不当影响下方有源装置的性能，因而IPD的布局实质限制有源装置真实阶级(activedevicerealestate)。在一些例子中，不仅IPD下方直接投影而且所述直接投影约15微米的周边皆保留不布置任何有源装置。这造成IPD消耗总装置面积的约10％到20％，并且维持高尺寸架构。另一方面，随着半导体技术的进一步发展，已经合并堆栈的半导体装置，例如3D集成电路(3DIC)，作为有效的替代品以进一步降低半导体装置的实体尺寸。在堆栈的半导体装置中，在不同的半导体晶片上制造有源电路，例如逻辑、存储器、处理器电路以及类似物。可在彼此顶部设置二或多个半导体晶片，以进一步缩小半导体装置的尺寸架构。可经由合适的接合技术，将两个半导体晶片或裸片接合在一起。通常使用的接合技术包含直接接合、化学活化接合、电浆活化接合、阳极结合、共晶接合、玻璃料接合(glassfritbonding)、粘着接合、热压缩接合、反应性接合、与/或类似者。可在堆栈的半导体晶片之间提供电性连接。堆栈的半导体装置可提供较高的密度与较小的尺寸架构，并且考虑增加的性能与较低的功率消耗。本揭露提供一种多芯片半导体封装或是3DIC封装，其需要至少一个IPD。所述IPD位于多芯片半导体封装中，而不限制任何的有源装置真实阶级(activedevicerealestate)并且对于有源装置的性能不造成任何不利影响。因此，多芯片半导体封装中的芯片的尺寸架构缩小，降低芯片的每单位面积的制造成本。参阅图1，图1是根据本揭露的一些实施例说明半导体封装100的剖面示意图。半导体封装100包含半导体结构101与另一半半导体结构102。半导体结构101具有衬底部分101′与金属化部分101”，所述金属化部分101”包含从衬底部分101′中的有源区域延伸的互连结构。在一些实施例中，有源区域包含各种有源装置(未绘示)，例如晶体管、电容器、电阻器、二极管、光二极管、熔丝等。互连结构可形成于有源装置上方。本揭露所使用的“面”或“前”表面一词是指有源装本文档来自技高网...

【技术保护点】
一种半导体封装，包括：第一半导体结构，具有主动区域；第一接合介电质，位于所述第一半导体结构上方并且环绕第一接合金属化结构；贯穿通路，位于所述第一接合介电质上方；以及无源装置，位于所述贯穿通路上方并且电耦合到所述贯穿通路与所述第一接合金属化结构。

【技术特征摘要】
2016.06.30 US 15/198,4081.一种半导体封装，包括：第一半导体结构，具有主动区域；第一接合介电质，位于...

【专利技术属性】
技术研发人员：陈明发，叶松峯，余振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71