SiGeC应力引入的直接带隙Ge沟道CMOS集成器件及其制备方法技术

本发明专利技术涉及一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件及其制备方法。该制备方法包括：选取单晶Si衬底；在第一温度下生长第一Ge层；在第二温度下生长第二Ge层；连续生长栅介质层和栅极层，选择性刻蚀工艺刻蚀栅介质层和栅极层形成栅极；在栅极表面形成栅极保护层；刻蚀第二Ge层在PMOS和NMOS栅极位置处形成Ge台阶；采用外延工艺在第二Ge层表面生长Si0.24Ge0.73C0.03层；去除栅极保护层，利用离子注入工艺形成源漏极，最终形成CMOS器件。本发明专利技术将直接带隙Ge材料作为CMOS器件的沟道可以显著提升CMOS器件沟道载流子迁移率，提升电流驱动能力，使CMOS器件具有工作速度高、频率特性好的优点。同时，本发明专利技术所提出的直接带隙Ge CMOS还具有单片光电集成的优势。

【技术实现步骤摘要】
SiGeC应力引入的直接带隙Ge沟道CMOS集成器件及其制备方法
本专利技术涉及集成电路
，特别涉及一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件及其制备方法。
技术介绍
从第一个晶体管的专利技术到超大规模集成电路出现，Si基半导体工艺取得了一系列重大突破。Si材料为主体，以集成密度高、静态功耗低、速度快的CMOS(ComplementaryMetal-Oxide-SemiconductorTransistor)已成为集成电路的主流技术。工艺和技术的发展使器件的特征尺寸不断的减小，器件特征尺寸的减小既能提高集成电路的性能，又能降低芯片成本。然而，随着器件特征尺寸的不断缩小，所面临的技术挑战也越来越多。事实上，随着器件特征尺寸缩小到纳米尺度后，集成电路的发展速度已经减缓，物理问题变得十分突出。一是器件内部电场增强引起的一系列问题，如薄栅氧化层的可靠性、量子效应的影响以及迁移率退化等问题；二是由于一些参数不能随器件尺寸一起等比例缩小，从而对CMOS器件性能带来影响，如沟道区杂质的随机涨落、源/漏区串联电阻的影响以及阈值电压的设计问题。集成电路如果继续沿着摩尔定律的预测发展下去，那么这些物理限制必须得到克服。为弥补沟道高掺杂所引起的库伦散射作用以及栅介质变薄引起有效电场强度提高和界面散射增强等因素带来的迁移率退化等问题。新沟道材料、新工艺技术和新集成方式不断涌现。其中一个重要的方法就是采用高迁移率材料作为CMOS器件的沟道材料。Ge材料因其较高的载流子迁移率而备受关注。其中Ge材料的空穴迁移率为1900cm2/V·s约为Si材料的4倍，电子迁移率为3900cm2/V·s约为Si材料的2.5倍，并且与Si基CMOS工艺相兼容，被认为是高性能CMOS器件极具潜力的候选材料，也成为近年来国际前沿研究的热点之一。而值得注意的是，Ge为间接带隙半导体，通过改性技术(如应变技术)，其可由间接带隙半导体变为直接带隙半导体。一方面，直接带隙Ge半导体价带轻、重空穴带发生分裂，空穴有效质量降低，其空穴迁移率相较Ge半导体空穴迁移率显著增强；另一方面，直接带隙Ge半导体导带带底能谷处于Γ能谷，其电子有效质量相较Ge半导体电子有效质量减小，电子迁移率相较Ge半导体电子迁移率也会明显增强。因此，若采用直接带隙Ge半导体替换Si半导体作为CMOS器件沟道材料，CMOS器件沟道电流驱动能力大大提高，工作速度高、频率特性好，器件性能将获显著提升。同时，直接带隙Ge载流子复合效率高，涉及光电集成的各重要元件(光源、光调制器、光探测器、电子器件)，甚至均可在同一有源层集成于同一芯片上。因此，直接带隙GeCMOS还具有单片光电集成的潜在应用优势。要实现直接带隙GeCMOS集成器件的设计与制造，首先需要解决直接带隙Ge材料的问题。目前，国内外直接带隙Ge改性实现方法主要有施加高强度张应力和采用合金化的手段(典型的如GeSn合金)。然而，若单纯施加应力作用时所需强度过大，目前常见工艺实现难度较大；同样，若单纯采用如GeSn合金化方法，硅基GeSn合金的材料生长存在着许多困难，例如:Sn非常不稳定、Sn非常容易发生分凝、GeSn与Si之间的晶格失配较大。若要实现直接带隙Ge的制备，需要多种发放的配合。同时，形成直接带隙Ge材料后还面临如何基于直接带隙Ge形成CMOS器件的问题。
技术实现思路
因此，为解决现有技术存在的技术缺陷和不足，本专利技术提出一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件及其制备方法。具体地，本专利技术一个实施例提出的一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件的制备方法，包括：S101、选取单晶(001)Si衬底；S102、在275℃～325℃下在所述单晶Si衬底上外延生长厚度为50nm第一Ge层，以避免晶体质量损失；S103、在500℃～600℃下，在所述第一Ge层上生长厚度为900～950nm的第二Ge层；S104、在750℃～850℃下，在H2气氛中退火10～15分钟；S105、在75℃的H2O2溶液中，浸入时间为10分钟，在所述第二Ge层表面形成GeO2钝化层；S106、利用CVD工艺在GeO2钝化层淀积一层厚度为200nm的Si3N4材料；S106、光刻浅槽隔离区，利用干法刻蚀工艺，在所述Si3N4材料、所述GeO2钝化层及所述第二Ge层内刻蚀出深度为300～500nm的浅槽；S107、在750～850℃下，利用CVD工艺在所述浅槽内淀积SiO2材料并填满所述浅槽；S108、利用CMP工艺对所述浅槽外的SiO2材料进行平坦化处理；S109、在180℃下采用热磷酸湿法刻蚀工艺去除Si3N4材料；S110、利用离子注入工艺在所述GeO2钝化层表面特定区域注入B离子，形成P型区域从而形成NMOS有源区；S111、利用原子层淀积工艺在所述GeO2钝化层表面生长厚度为2～4nm的HfO2材料作为栅介质层；S112、利用CVD工艺，在750℃～850℃下生长厚度为100～110nmTaN材料作为栅极层；S113、利用选择性刻蚀工艺刻蚀指定区域的所述TaN材料、所述HfO2材料及所述GeO2钝化层形成PMOS栅极和NMOS栅极；S114、在所述第二Ge层和所述NMOS栅极和所述PMOS栅极表面淀积厚度为10～20nm的SiO2材料；S115、利用CVD工艺在所述SiO2材料表面淀积厚度为20～30nm的Si3N4材料；S116、采用选择性刻蚀工艺刻蚀除所述NMOS栅极和所述PMOS栅极顶部及侧墙处所以外的SiO2材料和Si3N4材料，在所述NMOS栅极表面和所述PMOS栅极表面形成栅极保护层；S117、在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述NMOS栅极表面和所述PMOS栅极表面的光刻胶；S118、利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二Ge层，形成Ge台阶；S119、去除表面光刻胶；S120、在500℃～600℃下，以硅烷、锗烷为气源，在所述Ge台阶周围淀积一层厚度为20nm的Si0.24Ge0.73C0.03材料；S121、利用湿法刻蚀工艺去除所述SiO2材料和所述Si3N4材料形成的所述栅极保护层；S122、在所述第二Ge层表面涂抹光刻胶，利用自对准工艺进行B离子注入形成PMOS源漏极，去除光刻胶；S123、在所述第二Ge层表面涂抹光刻胶，利用自对准工艺进行P离子注入形成NMOS源漏极，去除光刻胶；S124、利用CVD工艺淀积厚度为20～30nm的BPSG以形成介质层；S125、采用硝酸和氢氟酸刻蚀所述介质层形成PMOS源漏接触孔和NMOS源漏接触孔；S126、利用电子束蒸发工艺淀积厚度为10～20nm金属W，形成PMOS源漏接触和NMOS源漏接触；S127、利用选择性刻蚀工艺刻蚀掉指定区域的金属W，形成源漏区电极；S128、采用CVD工艺淀积20～30nm的SiN材料，最终形成所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件。本专利技术另一个实施例提出的一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件，包括：单晶Si衬底层、第一Ge层、第二Ge层及Si0.24Ge0.73C0.03层、GeO2钝化层、HfO2栅介质层、TaN栅本文档来自技高网...

【技术保护点】
一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件的制备方法，其特征在于，包括：S101、选取单晶(001)Si衬底；S102、在275℃～325℃下在所述单晶Si衬底上外延生长厚度为50nm第一Ge层，以避免晶体质量损失；S103、在500℃～600℃下，在所述第一Ge层上生长厚度为900～950nm的第二Ge层；S104、在750℃～850℃下，在H2气氛中退火10～15分钟；S105、在75℃的H2O2溶液中，浸入时间为10分钟，在所述第二Ge层表面形成GeO2钝化层；S106、利用CVD工艺在GeO2钝化层淀积一层厚度为200nm的Si3N4材料；S106、光刻浅槽隔离区，利用干法刻蚀工艺，在所述Si3N4材料、所述GeO2钝化层及所述第二Ge层内刻蚀出深度为300～500nm的浅槽；S107、在750～850℃下，利用CVD工艺在所述浅槽内淀积SiO2材料并填满所述浅槽；S108、利用CMP工艺对所述浅槽外的SiO2材料进行平坦化处理；S109、在180℃下采用热磷酸湿法刻蚀工艺去除Si3N4材料；S110、利用离子注入工艺在所述GeO2钝化层表面特定区域注入B离子，形成P型区域从而形成NMOS有源区；S111、利用原子层淀积工艺在所述GeO2钝化层表面生长厚度为2～4nm的HfO2材料作为栅介质层；S112、利用CVD工艺，在750℃～850℃下生长厚度为100～110nm TaN材料作为栅极层；S113、利用选择性刻蚀工艺刻蚀指定区域的所述TaN材料、所述HfO2材料及所述GeO2钝化层形成PMOS栅极和NMOS栅极；S114、在所述第二Ge层和所述NMOS栅极和所述PMOS栅极表面淀积厚度为10～20nm的SiO2材料；S115、利用CVD工艺在所述SiO2材料表面淀积厚度为20～30nm的Si3N4材料；S116、采用选择性刻蚀工艺刻蚀除所述NMOS栅极和所述PMOS栅极顶部及侧墙处所以外的SiO2材料和Si3N4材料，在所述NMOS栅极表面和所述PMOS栅极表面形成栅极保护层；S117、在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述NMOS栅极表面和所述PMOS栅极表面的光刻胶；S118、利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二Ge层，形成Ge台阶；S119、去除表面光刻胶；S120、在500℃～600℃下，以硅烷、锗烷为气源，在所述Ge台阶周围淀积一层厚度为20nm的Si0.24Ge0.73C0.03材料；S121、利用湿法刻蚀工艺去除所述SiO2材料和所述Si3N4材料形成的所述栅极保护层；S122、在所述第二Ge层表面涂抹光刻胶，利用自对准工艺进行B离子注入形成PMOS源漏极，去除光刻胶；S123、在所述第二Ge层表面涂抹光刻胶，利用自对准工艺进行P离子注入形成NMOS源漏极，去除光刻胶；S124、利用CVD工艺淀积厚度为20～30nm的BPSG以形成介质层；S125、采用硝酸和氢氟酸刻蚀所述介质层形成PMOS源漏接触孔和NMOS源漏接触孔；S126、利用电子束蒸发工艺淀积厚度为10～20nm金属W，形成PMOS源漏接触和NMOS源漏接触；S127、利用选择性刻蚀工艺刻蚀掉指定区域的金属W，形成源漏区电极；S128、采用CVD工艺淀积20～30nm的SiN材料，最终形成所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件。...

【技术特征摘要】
1.一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件的制备方法，其特征在于，包括：S101、选取单晶(001)Si衬底；S102、在275℃～325℃下在所述单晶Si衬底上外延生长厚度为50nm第一Ge层，以避免晶体质量损失；S103、在500℃～600℃下，在所述第一Ge层上生长厚度为900～950nm的第二Ge层；S104、在750℃～850℃下，在H2气氛中退火10～15分钟；S105、在75℃的H2O2溶液中，浸入时间为10分钟，在所述第二Ge层表面形成GeO2钝化层；S106、利用CVD工艺在GeO2钝化层淀积一层厚度为200nm的Si3N4材料；S106、光刻浅槽隔离区，利用干法刻蚀工艺，在所述Si3N4材料、所述GeO2钝化层及所述第二Ge层内刻蚀出深度为300～500nm的浅槽；S107、在750～850℃下，利用CVD工艺在所述浅槽内淀积SiO2材料并填满所述浅槽；S108、利用CMP工艺对所述浅槽外的SiO2材料进行平坦化处理；S109、在180℃下采用热磷酸湿法刻蚀工艺去除Si3N4材料；S110、利用离子注入工艺在所述GeO2钝化层表面特定区域注入B离子，形成P型区域从而形成NMOS有源区；S111、利用原子层淀积工艺在所述GeO2钝化层表面生长厚度为2～4nm的HfO2材料作为栅介质层；S112、利用CVD工艺，在750℃～850℃下生长厚度为100～110nmTaN材料作为栅极层；S113、利用选择性刻蚀工艺刻蚀指定区域的所述TaN材料、所述HfO2材料及所述GeO2钝化层形成PMOS栅极和NMOS栅极；S114、在所述第二Ge层和所述NMOS栅极和所述PMOS栅极表面淀积厚度为10～20nm的SiO2材料；S115、利用CVD工艺在所述SiO2材料表面淀积厚度为20～30nm的Si3N4材料；S116、采用选择性刻蚀工艺刻蚀除所述NMOS栅极和所述PMOS栅极顶部及侧墙处所以外的SiO2材料和Si3N4材料，在所述NMOS栅极表面和所述PMOS栅极表面形成栅极保护层；S117、在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述NMOS栅极表面和所述PMOS栅极表面的光刻胶；S118、利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二Ge层，形成Ge台阶；S119、去除表面光刻胶；S120、在500℃～600℃下，以硅烷、锗烷为气源，在所述Ge台阶周围淀积一层厚度为20nm的Si0.24Ge0.73C0.03材料；S121、利用湿法刻蚀工艺去除所述SiO2材料和所述Si3N4材料形成的所述栅极保护层；S122、在所述第二Ge层表面涂抹光刻胶，利用自对准工艺进行B离子注入形成PMOS源漏极，去除光刻胶；S123、在所述第二Ge层表面涂抹光刻胶，利用自对准工艺进行P离子注入形成NMOS源漏极，去除光刻胶；S124、利用CVD工艺淀积厚度为20～30nm的BPSG以形成介质层；S125、采用硝酸和氢氟酸刻蚀所述介质层形成PMOS源漏接触孔和NMOS源漏接触孔；S126、利用电子束蒸发工艺淀积厚度为10～20nm金属W，形成PMOS源漏接触和NMOS源漏接触；S127、利用选择性刻蚀工艺刻蚀掉指定区域的金属W，形成源漏区电极；S128、采用CVD工艺淀积20～30nm的SiN材料，最终形成所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件。2.一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件，其特征在于，包括：单晶Si衬底层、第一Ge层、第二Ge层及Si0.24Ge0.7...

【专利技术属性】
技术研发人员：蔡丽莹，宋建军，黄云霞，胡辉勇，宣荣喜，张鹤鸣，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61