可调节沟道应力的器件与方法技术

本发明专利技术涉及一种可调节沟道应力的器件与方法。提供一种MOS器件(200、300)，包括半导体衬底(202、302)；形成在半导体衬底(202、302)上的沟道；形成在沟道上的栅介电层(204、304)；形成在栅介电层(204、304)上的栅极导体(206、306)；以及形成在栅极两侧的源极与漏极；其中所述栅极导体(206、306)具有产生施加到沟道中的第一应力以调节沟道中载流子的迁移率的形状。本发明专利技术可以通过控制刻蚀工艺参数来调节栅极导体的形状，方便地调节沟道中的应力大小，同时可以与其他产生应力的机制组合使用，得到希望得到的沟道应力。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件及其备方法，特别涉及一种。
技术介绍
理论和经验研究已经证实，当将应力施加到晶体管的沟道中时，晶体管的载流子迁移率会得以提高或降低；然而，还已知，电子和空穴对相同类型的应力具有不同的响应。 例如，在电流流动的纵向上施加压应力对空穴迁移率有利，但是对电子迁移率有害。在纵向上施加拉应力对电子迁移率有利，但是对空穴迁移率有害。随着器件特征尺寸的不断缩小， 以提高沟道载流子迁移率为目的的应力沟道工程起到越来越重要的作用。多种单轴工艺诱致应力被集成到器件工艺中。从单轴工艺诱致应力的最优引入方向方面来说，对于NMOS器件，在如图1所示的沿沟道方向即X方向上引入张应力以及在垂直于沟道方向即Z方向上引入压应力对提高其沟道中电子的迁移率最有效；另一方面，对于PMOS器件，在X方向上引入压应力对提高其沟道中空穴的迁移率最有效。根据这一理论，已发展了许多方法，其中一种方法是产生“全局应力”，也即，施加到从衬底产生的整体晶体管器件区域的应力，全局应力是利用如下结构产生的，例如SiGe应力松弛缓冲层，SiC应力松弛缓冲层或绝缘体上的硅锗结构。另一种方法是产生“局部应力”，也即，从局部结构仅仅施加到与该沟道相邻的局部区域的应力，局部应力是例如如下结构所产生的产生应力的浅槽隔离结构、(双)应力衬里、PMOS的源/漏极(S/D)区域中嵌入的SiGe(e-SiGe)结构、PMOS的源/漏极(S/D) 区域中嵌入的Σ形SiGe结构、NMOS的源/漏极(S/D)区域中嵌入的SiC(e-SiC)结构等。 但是，上述改变沟道中应力的方法有的需要复杂的工艺，有的容易向沟道引入缺陷，另一方面，随着器件特征尺寸的不断缩小，上述方法所带来的诱致应力效应在不断减弱。考虑到上述原因，仍然存在提供其中对于NMOS和PMOS器件都实现可调节沟道应力的半导体结构的需求。
技术实现思路
为了实现上述目的，本专利技术第一方面提供一种MOS器件，包括半导体衬底；形成在半导体衬底上的沟道；形成在沟道上的栅介电层；形成在栅介电层上的栅极导体；以及形成在栅极两侧的源极与漏极；其中所述栅极导体具有产生施加到沟道中的第一应力以调节沟道中载流子的迁移率的形状。本专利技术第二方面提供一种用于制造MOS器件的方法，包括提供半导体衬底；在半导体衬底上形成沟道；在沟道上形成栅介电层；在栅介电层上形成栅极导体；以及在栅极两侧形成源极与漏极；其中通过刻蚀工艺改变栅极导体的形状以调节所述沟道中的应力， 从而调节沟道中载流子的迁移率。本专利技术第三方面提供一种CMOS器件，包括第一类型的晶体管和与之互补的第二类型的晶体管，其中第一类型的晶体管和第二类型的晶体管分别包括本专利技术第一方面所述的MOS器件。本专利技术第四方面提供一种用于制造CMOS器件的方法，包括形成第一类型的晶体管和与之互补的第二类型的晶体管，其中形成第一类型的晶体管和第二类型的晶体管分别包括执行本专利技术第二方面所述的步骤。附图说明为了更好地理解本专利技术并且示出如何使其生效，现在将通过示例来参考附图，其中图1是从单轴工艺向沟道诱致应力的最优引入方向的示意图；图2a是根据本专利技术一个实施例的匪OS器件的示意图。图2b_h示出制作根据本专利技术一个实施例的NMOS器件的步骤。图3是根据本专利技术另一个实施例的PMOS器件的示意图。图4是根据本专利技术另一个实施例的CMOS器件的示意图。具体实施例方式下面，参考附图描述本专利技术的实施例的一个或多个方面，其中在整个附图中一般用相同的参考标记来指代相同的元件。在下面的描述中，为了解释的目的，阐述了许多特定的细节以提供对本专利技术实施例的一个或多个方面的彻底理解。然而，对本领域技术人员来说可以说显而易见的是，可以利用较少程度的这些特定细节来实行本专利技术实施例的一个或多个方面。另外，虽然就一些实施方式中的仅一个实施方式来公开实施例的特定特征或方面，但是这样的特征或方面可以结合对于任何给定或特定应用来说可能是期望的且有利的其它实施方式的一个或多个其它特征或方面。第一实施例本实施例提供图2a所示的NMOS 200，其形成可包括提供半导体衬底202，如图 2b所示，半导体衬底可以是电子领域中已知的任何类型，例如体半导体、绝缘层上半导体 (SOI)。并且半导体衬底可以被施加应变、未施加应变或在其中包含应变区或非应变区。在提供了半导体衬底后，通过利用本领域所熟知的传统技术，在所述半导体衬底202内形成隔离区，隔离区例如是沟槽隔离区(STI)或场隔离区，另外隔离区材料可以是具有应力的材料或无应力的材料。在位于隔离区之间的有源区中的半导体衬底上形成栅介电层204，如图2c所示， 所述栅介电层204的材料可以包括高K介电常数材料和低K介电常数材料，例如Si02、Si0N、 ZrO2, HfO2, Al2O3> HfSiO、HfAlO、HfSiON、HfAlSiO、HfTaSiO 等和 / 或其混合物、和 / 或多层结构。栅介电层204可以通过热生长工艺形成，例如氧化、氮化、或氧氮化。作为替代，栅极介电层可以通过沉积工艺形成，例如化学气相沉积(CVD)、等离子辅助CVD、原子层沉积 (ALD)、蒸镀、反应溅射、化学溶液沉积或其他类似沉积工艺，栅介电层204还可以利用任何上述工艺的组合而形成。在形成栅介电层204之后，在栅介电层204上形成正梯形栅极导体206，如图2d所示，栅极导体可以包括任何类型的导电材料，包括但不限于多晶硅、金属或金属合金、硅化物、导电氮化物、多晶硅锗及其组合。其中，具体地，对于传统MOS器件制备工艺或针对高K 介质/金属栅的前栅工艺而言，例如利用沉积工艺在栅介电层204上形成栅极导体层，接着利用选择刻蚀的方法形成正梯形栅极导体结构，其侧边与底边的夹角α <90°，优选地， 为45° < α <90°。选择刻蚀例如利用在等离子腔体内通过反应离子刻蚀(RIE)方法， 常用的刻蚀气体包含F-基和Cl-基两种化学刻蚀成分。在较低的功率和较大压强配合下， 纯F-基和Cl-基气体一般表现为各向同性的选择腐蚀。以下以Cl-基气体为例，F-基气体也是类似的原理。在Cl2中加入HBr等卤化物气体可实现各向异性选择腐蚀。通常的垂直多晶硅栅刻蚀由主刻Cl2+HBr与过刻Cl2+HBr+02两步组成，在过刻中加入O2可以降低反应聚合物的生产量以提高各向同性度，最终提高Cl-基刻蚀硅槽的侧面陡直度以实现近似 90°夹角的各向异性刻蚀。而在本专利技术的形成正梯形的栅极结构的步骤中，通过调整主刻与过刻的相对时间比例、或者调整各步中的不同气体含量、功率、气压能控制各向异性刻蚀的反应聚合物的产生量，进而控制正梯形的侧边与底边的夹角α，聚合物的产生量越多，夹角α越小。例如，使用美国LAM 4420刻蚀机，当所述主刻气压在150-250mtor，射频功率 250-300W, Cl2 50-150sccm, HBr 10_30sccm ；过刻气压 250_350mtor，射频功率 260-300W， Cl2 50-150sccm, HBrl0-30sccm+He 30_70sccm，O2 5-lOsccm ；主刻时间与过刻时间比例 < 1 0.8时，形成正梯形栅极形状，其侧边与底边夹角α <90°。特别地本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种 MOS 器件(200、300)，包括半导体衬底(202,302)；形成在半导体衬底(202、302)上的沟道； 形成在沟道上的栅介电层(204、304)； 形成在栅介电层(204、304)上的栅极导体(206、306)；以及形成在栅极两侧的源极与漏极；其中所述栅极导体(206、306)具有产生施加到沟道中的第一应力以调节沟道中载流子的迁移率的形状。2.如权利要求1所述的MOS器件，还包括产生施加到沟道中的第二应力的、形成在栅极两侧的应力侧墙(207、307)；产生施加到沟道中的第三应力的、在源极和漏极区域中嵌入的应力源(208、308)；产生施加到沟道中的第四应力的、在所述MOS器件(200、300)上形成的应力衬里(210、310)中的至少一个，使得所述MOS器件的沟道中载流子迁移率增强。3.如权利要求2所述的MOS器件，其中所述MOS器件为NMOS器件，所述栅极导体为正梯形，其侧边与底边夹角α <90°，使得第一应力为张应力，并且所述第二应力、第三应力、第四应力为张应力或压应力，以使得所述第一应力、第二应力、第三应力、第四应力之和为张应力。4.如权利要求3所述的MOS器件，其中α为45°< α <90°。5.如权利要求2所述的MOS器件，其中所述MOS器件为NMOS器件，其中所述栅极导体为倒梯形，其侧边与底边夹角α >90°，使得第一应力为压应力，并且第二应力、第三应力、第四应力中的至少一个为张应力，以使得所述第一应力、第二应力、第三应力、第四应力之和为张应力。6.如权利要求2所述的MOS器件，其中所述MOS器件为PMOS器件，所述栅极导体为倒梯形，其侧边与底边夹角α >90°，使得第一应力为压应力，并且第二应力、第三应力、第四应力为张应力或压应力，以使得所述第一应力、第二应力、第三应力、第四应力之和为压应力。7.如权利要求6所述的MOS器件，其中α为90°< α < 135°。8.如权利要求2所述的MOS器件，其中所述MOS器件为PMOS器件，其中所述栅极导体为正梯形，其侧边与底边夹角α <90°，使得第一应力为张应力，并且第二应力、第三应力、第四应力中的至少一个为压应力，以使得所述第一应力、第二应力、第三应力、第四应力之和为压应力。9.一种用于制造MOS器件的方法，包括提供半导体衬底(202、302)；在半导体衬底(202、302)上形成沟道； 在沟道上形成栅介电层(204、304)； 在栅介电层(204、304)上形成栅极导体(206、306)；以及在栅极两侧形成源极与漏极；其中通过刻蚀工艺改变栅极导体(206、306)的形状，以改变施加到沟道中的第一应力，从而调节沟道中载流子的迁移率。10.如权利要求9所述的制造MOS器件的方法，其中所述刻蚀工艺为反应离子刻蚀(RIE)。11.如权利要求10所述的制造MOS器件的方法，还包括以下步骤中的至少一个在栅极两侧形成应力侧墙(207、307)，以产生施加到沟道中的第二应力；在源极和漏极区域中嵌入应力源(208、308)，以产生施加到沟道中的第三应力；在所述MOS器件(200、300)上形成应力衬里(210、310)，以产生施加到沟道中的第四应力，使得所述MOS器件的沟道中载流子迁移率增强。112.如权利要求11所述的制造MOS器件的方法，其中所述MOS器件为NMOS器件，所述 RIE中的反应气体具有各向异性刻蚀能力，通过控制各向异性刻蚀的反应聚合物的产生量， 将所述栅极导体形成为正梯形，其侧边与底边夹角α <90°，使得第一应力为张应力；并且其中第二应力、第三应力、第四应力为张应力或压应力，所述第一应力、第二应力、第三应力、第四应力之和为张应力。13.如权利要求12所述的制造MOS器件的方法，其中将所述栅极导体的侧边与底边夹角α形成为45° < α < 90°。14.如权利要求11所述的制造MOS器件的方法，其中所述MOS器件为NMOS器件，所述 RIE使用具有各向同性刻蚀能力的反应气体，通过控制各向同性刻蚀的横向刻蚀量，将所述栅极导体形成为倒梯形，其侧边与底边夹角α >90°，使得第一应力为压应力；并且其中第二应力、第三应力、第四应力中的至少一个为张应力，所述第一应力、第二应力、第三应力、第四应力之和为张应力。15.如权利要求11所述的制造MOS器件的方法，其中所述MOS器件为PMOS器件，所述 RIE使用具有各向同性刻蚀能力的反应气体，通过控制各向同性刻蚀的横向刻蚀量，将所述栅极导体形成为倒梯形，其侧边与底边夹角α >90°，使得第一应力为压应力；并且其中第二应力、第三应力、第四应力为张应力或压应力，所述第一应力、第二应力、第三应力、第四应力之和为压应力。16.如权利要求15所述的制造MOS器件的方法，其中将所述栅极导体的侧边与底边夹角α形成为90° < α < 135°。17.如权利要求11所述的制造MOS器件的方法，其中所述MOS器件为PMOS器件，所述 RIE使用具有各向异性刻蚀能力的反应气体，通过控制各向异性刻蚀的反应聚合物的产生量，将所述栅极导体形成为正梯...

【专利技术属性】
技术研发人员：殷华湘，徐秋霞，陈大鹏，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：