CMOS器件、PMOS器件及NMOS器件的形成方法技术

一种CMOS器件、PMOS器件及NMOS器件的形成方法，CMOS器件的形成方法包括：对PMOS区域的不同区域进行第一阈值电压掺杂处理和第二阈值电压掺杂处理，第一阈值电压掺杂处理浓度小于第二阈值电压掺杂处理浓度；且在PMOS区域不同区域的栅介质层上形成的P型功函数层厚度不同；对NMOS区域的不同区域进行第三阈值电压掺杂处理和第四阈值电压掺杂处理，第三阈值电压掺杂处理浓度大于第四阈值电压掺杂处理浓度；且在NMOS区域不同区域的栅介质层上形成的N型功函数层的厚度不同。本发明专利技术形成的器件具有不同阈值电压，且不同器件之间的阈值电压差值较大，满足器件性能的需求。

The forming methods of CMOS devices, PMOS devices and NMOS devices

A method of forming a CMOS device, PMOS device and NMOS device, including a method for forming a CMOS device: the first threshold voltage and threshold voltage of second doping doping in different areas of the PMOS region, the first threshold voltage doping concentration is less than second threshold voltage doping concentration; the thickness of P layer is formed on the PMOS and work function area of the gate dielectric layer in different regions of the different regions in different regions; the NMOS third threshold voltage threshold voltage and fourth doping doping treatment, third threshold voltage doping concentration is greater than fourth threshold voltage doping concentration; N type function layer and formed in the NMOS region of the gate dielectric layer thickness on different regions different. The device formed by the invention has different threshold voltage, and the threshold voltage difference between different devices is larger, which satisfies the needs of the device performance.

【技术实现步骤摘要】
CMOS器件、PMOS器件及NMOS器件的形成方法
本专利技术涉及半导体
，特别涉及一种CMOS器件、PMOS器件及NMOS器件的形成方法。
技术介绍
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。阈值电压(Vt)是MOS晶体管的重要参数之一，现有技术中对不同的MOS晶体管的阈值电压有着不同的要求。然而，现有技术形成的半导体器件中，不同MOS管的阈值电压差值较小，半导体器件中的阈值电压差值范围不足以满足器件的需求。
技术实现思路
本专利技术解决的问题是提供一种CMOS器件、PMOS器件及NMOS器件的形成方法，满足半导体器件对阈值电压的要求。为解决上述问题，本专利技术提供一种CMOS器件的形成方法，包括：提供包括PMOS区域和NMOS区域的基底，所述PMOS区域包括第一P型阈值电压区、第二P型阈值电压区以及第三P型阈值电压区，所述NMOS区域包括第一N型阈值电压区、第二N型阈值电压区以及第三N型阈值电压区；对所述第一P型阈值电压区以及第三P型阈值电压区的基底进行第一阈值电压掺杂处理；对所述第二P型阈值电压区的基底进行第二阈值电压掺杂处理，且所述第一阈值电压掺杂处理的掺杂浓度小于第二阈值电压掺杂处理的掺杂浓度；对所述第一N型阈值电压区以及第三N型阈值电压区的基底进行第三阈值电压掺杂处理；对所述第二N型阈值电压区的基底进行第四阈值电压掺杂处理，且所述第三阈值电压掺杂处理的掺杂浓度大于第四阈值电压掺杂处理的掺杂浓度；在所述基底上形成栅介质层；在所述第一P型阈值电压区的栅介质层上形成第一P型功函数层；在所述第二P型阈值电压区以及第三P型阈值电压区的栅介质层上形成第二P型功函数层，且所述第二P型功函数层的厚度大于所述第一P型功函数层的厚度；在所述第一N型阈值电压区的栅介质层上形成第一N型功函数层；在所述第二N型阈值电压区以及第三N型阈值电压区的栅介质层上形成第二N型功函数层，且所述第二N型功函数层的厚度大于所述第一N型功函数层的厚度；在所述第一P型功函数层上、第二P型功函数层上、第一N型功函数层上以及第二N型功函数层上形成金属层。可选的，所述第一阈值电压掺杂处理的掺杂离子为N型离子，掺杂浓度为掺杂浓度为1E12atom/cm3至1E14atom/cm3；所述第二阈值电压掺杂处理的掺杂离子为N型离子，掺杂浓度为5E13atom/cm3至1E16atom/cm3。可选的，所述第三阈值电压掺杂处理的掺杂离子为P型离子，掺杂浓度为5E13atom/cm3至1E16atom/cm3；所述第四阈值电压掺杂处理的掺杂离子为P型离子，掺杂浓度为1E12atom/cm3至1E14atom/cm3。可选的，在形成所述第一P型功函数层以及第二P型功函数层的工艺过程中，还在所述第一N型阈值电压区的栅介质层上形成第一阻挡层，在所述第二N型阈值电压区以及第三阈值电压区的栅介质层上形成第二阻挡层。可选的，形成所述第一P型功函数层、第二P型功函数层、第一阻挡层以及第二阻挡层的工艺步骤包括：在所述第二P型阈值电压区以及第三P型阈值电压区的栅介质层上形成第一P型子功函数层；在所述第一P型阈值电压区的栅介质层上、所述第一P型子功函数层上、以及第一N型阈值电压区的栅介质层上形成第二P型子功函数层，其中，位于所述第一N型阈值电压区的第二P型子功函数层作为第一阻挡层；在所述PMOS区域的第二P型子功函数层上、以及第二N型阈值电压区和第三N型阈值电压区的栅介质层上形成第三P型子功函数层，其中，位于所述第二N型阈值电压区以及第三N型阈值电压区的第三P型子功函数层作为第二阻挡层。可选的，形成所述第一P型子功函数层的工艺步骤包括：在所述PMOS区域以及NMOS区域的栅介质层上形成第一P型子功函数膜；在所述第二P型阈值电压区以及第三P型阈值电压区的第一P型功函数膜上形成第一图形层；以所述第一图形层为掩膜，刻蚀去除露出的第一P型子功函数膜，形成所述第一P型子功函数层；去除所述第一图形层。可选的，在形成所述第三P型子功函数层之前，还包括步骤，在所述第二P型子功函数层上形成保护层。可选的，所述第二P型子功函数层的材料为TiN；所述保护层的材料为TaN。可选的，形成所述第二P型子功函数层以及保护层的工艺步骤包括：在所述第一P型阈值电压区的栅介质层上、所述第一P型子功函数层上、以及NMOS区域的栅介质层上形成第二P型子功函数膜；在所述第二P型子功函数膜上形成保护膜；在所述PMOS区域、以及第一N型阈值电压区的保护膜上形成第二图形层；以所述第二图形层为掩膜，刻蚀去除露出的保护膜以及第二P型子功函数膜，形成所述保护层以及第二P型子功函数层；去除所述第二图形层。可选的，形成所述第一N型功函数层以及第二N型功函数层的工艺步骤包括：在所述第二N型阈值电压区以及第三N型阈值电压区的第三P型子功函数层上形成第一N型子功函数层；在所述第一N型阈值电压区的第二P型子功函数层上、以及所述第一N型子功函数层上形成第二N型子功函数层。可选的，形成所述第一N型子功函数层以及第三P型子功函数层的工艺步骤包括：在所述PMOS区域的第二P型子功函数层上、第一N型阈值电压区的第二P型子功函数层上、以及第二N型阈值电压区和第三N型阈值电压区的栅介质层上形成第三P型子功函数膜；在所述第三P型子功函数膜上形成第一N型子功函数膜；在所述第二N型阈值电压区以及第三N型阈值电压区的第一N型子功函数膜上形成第三图形层；以所述第三图形层为掩膜，刻蚀去除第一N型阈值电压区的第一N型子功函数膜，形成所述第一N型子功函数层，且还刻蚀去除第一N型阈值电压区的第三P型子功函数膜，形成所述第三P型子功函数层。可选的，所述第一P型子功函数层的厚度为30埃～80埃；所述第二P型子功函数层的厚度为10埃～50埃；所述第三P型子功函数层的厚度为10埃～50埃。可选的，在形成所述栅介质层之前，还包括步骤：在所述基底上形成层间介质层，所述层间介质层内形成有贯穿所述层间介质层的开口，所述开口包括，位于第一P型阈值电压区的第一开口、位于第二P型阈值电压区的第二开口、位于第三P型阈值电压区的第三开口、位于第一N型阈值电压区的第四开口、位于第二N型阈值电压区的第五开口、以及位于第三N性阈值电压区的第六开口，其中，所述栅介质层位于所述开口底部和侧壁上，且形成的所述金属层填充满开口。可选的，在形成所述栅介质层之前，还包括步骤：在所述基底上形成层间介质层，所述层间介质层内形成有贯穿所述层间介质层的开口，所述开口包括，位于第一本文档来自技高网...

【技术保护点】
一种CMOS器件的形成方法，其特征在于，包括：提供包括PMOS区域和NMOS区域的基底，所述PMOS区域包括第一P型阈值电压区、第二P型阈值电压区以及第三P型阈值电压区，所述NMOS区域包括第一N型阈值电压区、第二N型阈值电压区以及第三N型阈值电压区；对所述第一P型阈值电压区以及第三P型阈值电压区的基底进行第一阈值电压掺杂处理；对所述第二P型阈值电压区的基底进行第二阈值电压掺杂处理，且所述第一阈值电压掺杂处理的掺杂浓度小于第二阈值电压掺杂处理的掺杂浓度；对所述第一N型阈值电压区以及第三N型阈值电压区的基底进行第三阈值电压掺杂处理；对所述第二N型阈值电压区的基底进行第四阈值电压掺杂处理，且所述第三阈值电压掺杂处理的掺杂浓度大于第四阈值电压掺杂处理的掺杂浓度；在所述基底上形成栅介质层；在所述第一P型阈值电压区的栅介质层上形成第一P型功函数层；在所述第二P型阈值电压区以及第三P型阈值电压区的栅介质层上形成第二P型功函数层，且所述第二P型功函数层的厚度大于所述第一P型功函数层的厚度；在所述第一N型阈值电压区的栅介质层上形成第一N型功函数层；在所述第二N型阈值电压区以及第三N型阈值电压区的栅介质层上形成第二N型功函数层，且所述第二N型功函数层的厚度大于所述第一N型功函数层的厚度；在所述第一P型功函数层上、第二P型功函数层上、第一N型功函数层上以及第二N型功函数层上形成金属层。...

【技术特征摘要】
1.一种CMOS器件的形成方法，其特征在于，包括：提供包括PMOS区域和NMOS区域的基底，所述PMOS区域包括第一P型阈值电压区、第二P型阈值电压区以及第三P型阈值电压区，所述NMOS区域包括第一N型阈值电压区、第二N型阈值电压区以及第三N型阈值电压区；对所述第一P型阈值电压区以及第三P型阈值电压区的基底进行第一阈值电压掺杂处理；对所述第二P型阈值电压区的基底进行第二阈值电压掺杂处理，且所述第一阈值电压掺杂处理的掺杂浓度小于第二阈值电压掺杂处理的掺杂浓度；对所述第一N型阈值电压区以及第三N型阈值电压区的基底进行第三阈值电压掺杂处理；对所述第二N型阈值电压区的基底进行第四阈值电压掺杂处理，且所述第三阈值电压掺杂处理的掺杂浓度大于第四阈值电压掺杂处理的掺杂浓度；在所述基底上形成栅介质层；在所述第一P型阈值电压区的栅介质层上形成第一P型功函数层；在所述第二P型阈值电压区以及第三P型阈值电压区的栅介质层上形成第二P型功函数层，且所述第二P型功函数层的厚度大于所述第一P型功函数层的厚度；在所述第一N型阈值电压区的栅介质层上形成第一N型功函数层；在所述第二N型阈值电压区以及第三N型阈值电压区的栅介质层上形成第二N型功函数层，且所述第二N型功函数层的厚度大于所述第一N型功函数层的厚度；在所述第一P型功函数层上、第二P型功函数层上、第一N型功函数层上以及第二N型功函数层上形成金属层。2.如权利要求1所述的CMOS器件的形成方法，其特征在于，所述第一阈值电压掺杂处理的掺杂离子为N型离子，掺杂浓度为掺杂浓度为1E12atom/cm3至1E14atom/cm3；所述第二阈值电压掺杂处理的掺杂离子为N型离子，掺杂浓度为5E13atom/cm3至1E16atom/cm3。3.如权利要求1所述的CMOS器件的形成方法，其特征在于，所述第三阈值电压掺杂处理的掺杂离子为P型离子，掺杂浓度为5E13atom/cm3至1E16atom/cm3；所述第四阈值电压掺杂处理的掺杂离子为P型离子，掺杂浓度为1E12atom/cm3至1E14atom/cm3。4.如权利要求1所述的CMOS器件的形成方法，其特征在于，在形成所述第一P型功函数层以及第二P型功函数层的工艺过程中，还在所述第一N型阈值电压区的栅介质层上形成第一阻挡层，在所述第二N型阈值电压区以及第三阈值电压区的栅介质层上形成第二阻挡层。5.如权利要求4所述的CMOS器件的形成方法，其特征在于，形成所述第一P型功函数层、第二P型功函数层、第一阻挡层以及第二阻挡层的工艺步骤包括：在所述第二P型阈值电压区以及第三P型阈值电压区的栅介质层上形成第一P型子功函数层；在所述第一P型阈值电压区的栅介质层上、所述第一P型子功函数层上、以及第一N型阈值电压区的栅介质层上形成第二P型子功函数层，其中，位于所述第一N型阈值电压区的第二P型子功函数层作为第一阻挡层；在所述PMOS区域的第二P型子功函数层上、以及第二N型阈值电压区和第三N型阈值电压区的栅介质层上形成第三P型子功函数层，其中，位于所述第二N型阈值电压区以及第三N型阈值电压区的第三P型子功函数层作为第二阻挡层。6.如权利要求5所述的CMOS器件的形成方法，其特征在于，所述第一P型子功函数层的厚度为30埃～80埃；所述第二P型子功函数层的厚度为10埃～50埃；所述第三P型子功函数层的厚度为10埃～50埃。7.如权利要求5所述的CMOS器件的形成方法，其特征在于，形成所述第一P型子功函数层的工艺步骤包括：在所述PMOS区域以及NMOS区域的栅介质层上形成第一P型子功函数膜；在所述第二P型阈值电压区以及第三P型阈值电压区的第一P型功函数膜上形成第一图形层；以所述第一图形层为掩膜，刻蚀去除露出的第一P型子功函数膜，形成所述第一P型子功函数层；去除所述第一图形层。8.如权利要求7所述的CMOS器件的形成方法，其特征在于，在形成所述第三P型子功函数层之前，还包括步骤，在所述第二P型子功函数层上形成保护层。9.如权利要求8所述的CMOS器件的形成方法，其特征在于，所述第二P型子功函数层的材料为TiN；所述保护层的材料为TaN。10.如权利要求8所述的CMOS器件的形成方法，其特征在于，形成所述第二P型子功函数层以及保护层的工艺步骤包括：在所述第一P型阈值电压区的栅介质层上、所述第一P型子功函数层上、以及NMOS区域的栅介质层上形成第二P型子功函数膜；在所述第二P型子功函数膜上形成保护膜；在所述PMOS区域、以及第一N型阈值电压区的保护膜上形成第二图形层；以所述第二图形层为掩膜，刻蚀去除露出的保护膜以及第二P型子功函数膜，形成所述保护层以及第二P型子功函数层；去除所述第二图形层。11.如权利要求5所述的CMOS器件的形成方法，其特征在于，形成所述第一N型功函数层以及第二N型功函数层的工艺步骤包括：在所述第二N型阈值电压区以及第三N型阈值电压区的第三P型子功函数层上形成第一N型子功函数层；在所...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31