一种CMOS器件及其制作方法技术

本申请提供一种CMOS器件及其制作方法，包括：提供半导体衬底；在半导体衬底表面形成第一阻挡层；对第二N沟道区域和第二P沟道区域的第一阻挡层进行等离子体氮化处理；在第一P沟道区域和第二P沟道区域的第一阻挡层上形成第一功函数层；在第一N沟道区域、第二N沟道区域的第一阻挡层上，以及第一功函数层上形成第二功函数层；和/或对第二N沟道区域上的第一阻挡层和第二P沟道区域上的第一功函数层进行等离子体氮化处理。该方法调节阈值的控制精度高，且工艺灵活度高、简单易行，更适用于小尺寸器件的多阈值的调控。

【技术实现步骤摘要】
一种CMOS器件及其制作方法
本专利技术涉及半导体器件制造
，更具体地，涉及一种CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)器件及其制作方法。
技术介绍
随着集成电路的集成度不断提高，器件的尺寸不断减小，传统的平面的CMOS(互补金属氧化物半导体)器件很难继续减小关键尺寸，立体器件如FINFET(鳍式场效应晶体管)以及纳米线沟道器件渐渐成为主流趋势。在进入纳米节点之后，CMOS器件的阈值电压的调节一直是半导体器件制造中的重点和难点，目前，主要通过调整离子注入、栅宽(GateLength)、栅介质层厚度以及功函数层厚度来调节半导体器件的阈值电压，而随着半导体器件尺寸的进一步减小，尤其是进入10nm节点以下时，需要对多个阈值电压进行调节，但是由于尺寸减小带来的空间限制及寄生效应的影响，对CMOS器件的阈值调节提出了更高的要求，这些传统的方法已经不能很好地实现多阈值的调控。
技术实现思路
有鉴于此，本专利技术提供一种CMOS器件及其制作方法，以实现CMOS器件的多阈值电压的调节。为实现上述目的，本专利技术提供如下技术方案：一种CMOS器件制作方法，包括：提供半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域和第二P沟道区域；在所述半导体衬底表面形成第一阻挡层；对所述第二N沟道区域和所述第二P沟道区域的所述第一阻挡层进行等离子体氮化处理；在所述第一P沟道区域和第二P沟道区域的第一阻挡层上选择形成第一功函数层；在所述第一N沟道区域、所述第二N沟道区域的第一阻挡层上，以及所述第一功函数层上形成第二功函数层；和/或在所述步骤：在所述第一P沟道区域和第二P沟道区域的第一阻挡层上选择形成第一功函数层之后，还包括：对所述第二N沟道区域上的第一阻挡层和所述第二P沟道区域上的第一功函数层进行等离子体氮化处理。一种CMOS器件，采用上面所述的CMOS器件制作方法制作形成，所述CMOS器件包括：半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域和第二P沟道区域；第一阻挡层，所述第一阻挡层覆盖所述半导体衬底；第一功函数层，所述第一功函数层位于所述第一P沟道区域和第二P沟道区域的第一阻挡层上；第二功函数层，所述第二功函数层覆盖所述第一N沟道区域、所述第二N沟道区域的第一阻挡层以及所述第一功函数层；其中，所述第二N沟道区域和所述第二P沟道区域上的第一阻挡层为经过等离子体氮化处理的结构层；和/或，所述第二N沟道区域上的第一阻挡层和所述第二P沟道区域上的第一功函数层为经过等离子体氮化处理的结构层。经由上述的技术方案可知，本专利技术提供的CMOS器件制作方法，在形成所述第一阻挡层之后，和/或在所述步骤：在所述第一P沟道区域和第二P沟道区域的第一阻挡层上选择形成第一功函数层之后，还包括：等离子体氮化处理。采用等离子体氮化处理方式对N沟道区域和P沟道区域的第一阻挡层和/或第一功函数层同时进行等离子体氮化处理；一次性同时调整NMOS区域的功函数和PMOS区域的功函数；无需通过调节阻挡层的厚度调节CMOS器件的功函数，从而使得集成工艺更为简单，NMOS和PMOS之间阈值调节关联影响较小，控制精度更高。本专利技术还提供一种CMOS器件，采用上述方法形成，由于上述方法调节阈值的控制精度高，且工艺灵活度高、简单易行，更适用于小尺寸器件中的多阈值的调控，从而使得CMOS器件的尺寸能够继续缩小。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本专利技术实施例提供的一种CMOS器件制作方法流程示意图；图2、图4-图7为本专利技术实施例提供的一种CMOS器件制作方法工艺步骤示意图；图3为本专利技术实施例提供的一种CMOS器件沟道区域结构示意图；图8为本专利技术实施例提供的另一种CMOS器件制作方法流程示意图；图9-图11为本专利技术实施例提供的另一种CMOS器件制作方法工艺步骤示意图；图12为本专利技术实施例提供的一种CMOS器件的完整制作方法流程示意图。具体实施方式正如
技术介绍
部分所述，现有技术中由于尺寸减小带来的空间限制及寄生效应的影响，对CMOS器件的阈值调节提出了更高的要求，传统的阈值调节方法已经不能很好地实现多阈值的调控。具体地，现有技术中调节CMOS器件阈值的方法是：在NMOS区域和PMOS区域的金属栅上先沉积阻挡层，再调节阻挡层厚度，接着先沉积PMOS功函数层(PMOSWFL)，再变化PMOSWFL的厚度以调节PMOS阈值；再沉积NMOS功函数层(NMOSWFL)，NMOSWFL结合前面的阻挡层厚度变化共同调节NMOS阈值。由于现有方法中NMOS阈值调节过程需分为两段，CMOS器件阈值调节工艺复杂，NMOS区域和PMOS区域之间易产生关联寄生影响，阈值控制的精度较低。基于此，本专利技术提供一种CMOS器件制作方法，包括：提供半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域和第二P沟道区域；在所述半导体衬底表面形成第一阻挡层；对所述第二N沟道区域和所述第二P沟道区域的所述第一阻挡层进行等离子体氮化处理；在所述第一P沟道区域和第二P沟道区域的第一阻挡层上选择形成第一功函数层；在所述第一N沟道区域、所述第二N沟道区域的第一阻挡层上，以及所述第一功函数层上形成第二功函数层；和/或在所述步骤：在所述第一P沟道区域和第二P沟道区域的第一阻挡层上选择形成第一功函数层之后，还包括：对所述第二N沟道区域上的第一阻挡层和所述第二P沟道区域上的第一功函数层进行等离子体氮化处理。本专利技术提供的CMOS器件制作方法，在形成所述第一阻挡层之后，和/或在所述步骤：在所述第一P沟道区域和第二P沟道区域的第一阻挡层上选择形成第一功函数层之后，还包括：等离子体氮化处理。采用等离子体氮化处理方式对N沟道区域和P沟道区域的第一阻挡层和/或第一功函数层同时进行等离子体氮化处理；一次性同时调整NMOS区域的功函数和PMOS区域的功函数；无需通过调节阻挡层的厚度调节CMOS器件的功函数，从而使得集成工艺更为简单，NMOS和PMOS之间阈值调节关联影响较小，控制精度更高。该方法尤其适用于小尺寸CMOS器件的功函数调节，例如10nm以下的CMOS器件，CMOS器件的结构可以为鳍式场效应晶体管或纳米线晶体管等，该方法可以应用于前栅工艺或后栅工艺中。下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术提供一种CMOS器件制作方法，请参见图1，所述CMOS器件制作方法包括以下步骤：S101：提供本文档来自技高网...

【技术保护点】
一种CMOS器件制作方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域和第二P沟道区域；在所述半导体衬底表面形成第一阻挡层；对所述第二N沟道区域和所述第二P沟道区域的所述第一阻挡层进行等离子体氮化处理；在所述第一P沟道区域和第二P沟道区域的第一阻挡层上选择形成第一功函数层；在所述第一N沟道区域、所述第二N沟道区域的第一阻挡层上，以及所述第一功函数层上形成第二功函数层；和/或在所述步骤：在所述第一P沟道区域和第二P沟道区域的第一阻挡层上选择形成第一功函数层之后，还包括：对所述第二N沟道区域上的第一阻挡层和所述第二P沟道区域上的第一功函数层进行等离子体氮化处理。

【技术特征摘要】
1.一种CMOS器件制作方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上具有沟道区域以及位于所述沟道区域上的栅介质层，所述沟道区域包括第一N沟道区域、第一P沟道区域、第二N沟道区域和第二P沟道区域；在所述半导体衬底表面形成第一阻挡层；对所述第二N沟道区域和所述第二P沟道区域的所述第一阻挡层进行等离子体氮化处理；在所述第一P沟道区域和第二P沟道区域的第一阻挡层上选择形成第一功函数层；在所述第一N沟道区域、所述第二N沟道区域的第一阻挡层上，以及所述第一功函数层上形成第二功函数层；和/或在所述步骤：在所述第一P沟道区域和第二P沟道区域的第一阻挡层上选择形成第一功函数层之后，还包括：对所述第二N沟道区域上的第一阻挡层和所述第二P沟道区域上的第一功函数层进行等离子体氮化处理。2.根据权利要求1所述的CMOS器件制作方法，其特征在于，所述等离子体氮化处理的压强范围为10Pa-1300Pa，包括端点值。3.根据权利要求2所述的CMOS器件制作方法，其特征在于，所述等离子体氮化处理的氮化温度为150℃-650℃，包括端点值。4.根据权利要求1-3任意一项所述的CMOS器件制作方法，其特征在于，所述第一阻挡层的材质为TiN、TaN、TiNx、TaNx和TiNSi中的一种或多种复合材料。5.根据权利要求1-3任意一项所述的CMOS器件制作方法，其特征在于，所述第一功函数层的材质包括TiN、TaN、TiNx、TaNx或TiNSi。6.根据权利要求1-3任意一项所述的CMOS器件制作方...

【专利技术属性】
技术研发人员：殷华湘，姚佳欣，赵超，叶甜春，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11