基于沟道晶向选择的压应变Si CMOS器件及其制备方法技术

本发明专利技术涉及一种基于沟道晶向选择的压应变Si CMOS器件及其制备方法。该制备方法包括：选取Si衬底；生长弛豫SiC外延层；生长应变Si层；形成浅槽隔离；采用离子注入工艺形成N型阱区和P型阱区；在应变Si层表面连续生长栅介质层和栅极层，并利用刻蚀工艺刻蚀栅极层和栅介质层分别形成栅极；利用自对准工艺形成PMOS源漏区和NMOS源漏区；在源漏区形成源漏接触，最终形成CMOS器件。本发明专利技术解决了传统弛豫Si1‑xGex衬底致双轴应变Si材料空穴迁移率增强效果差的问题，并采用低电导率有效质量的[110]晶向作为双轴应变Si/(001)Si1‑xCx PMOS沟道晶向，高电子迁移率的[100]晶向作为双轴应变Si/(001)Si1‑xCxNMOS沟道晶向，将显著提升双轴应变Si/(001)Si1‑xCx材料的迁移率以及器件的性能。

Piezoelectric strain Si CMOS device and its preparation method based on channel crystal direction selection

The invention relates to a method to select Si CMOS pressure strain device and a preparation method thereof based on crystal channel. The preparation method comprises: selecting a Si substrate; growth and relaxation of SiC epitaxial layer growth strain; Si layer; forming a shallow trench isolation region and formed by ion trap; P type trap type N injection process; strain in the Si layer on the surface of the continuous growth of the gate dielectric layer and a gate layer, and the etched gate layer and the gate dielectric layer is formed on the gate respectively; using self-aligned process to form PMOS source drain region and NMOS source drain region; a drain region formed in the source source drain contact, eventually forming a CMOS device. The invention solves the problem that the traditional Si1 xGex relaxation substrate induced biaxial strain Si material hole mobility enhancement effect is poor, and the use of [110] crystal with low conductivity effective mass as biaxial strain Si/ (001) Si1 xCx PMOS channel to the [100] crystal crystal, high electron mobility to for biaxial strain Si/ (001) Si1 xCxNMOS channel direction, will significantly enhance the biaxial strain Si/ (001) Si1 xCx material migration rate and the performance of the device.

【技术实现步骤摘要】
基于沟道晶向选择的压应变SiCMOS器件及其制备方法
本专利技术涉及集成电路
，特别涉及一种基于沟道晶向选择的压应变SiCMOS器件及其制备方法。
技术介绍
随着器件特征尺寸进入深亚微米以来，集成电路的发展速度已经减缓，物理问题变得十分突出。一是器件内部电场增强引起的一系列问题，如薄栅氧化层的可靠性、量子效应的影响以及迁移率退化等问题；二是由于一些参数不能随器件尺寸等比例缩小，从而对器件和电路性能带来影响，如沟道区杂质的随机涨落、源/漏区串联电阻的影响以及阈值电压的设计问题。集成电路如果继续沿着摩尔定律的预测发展下去，那么这些物理限制必须得到克服。为了保持集成电路性能的不断提升，必须在晶体管中采用新的材料或新的结构，于是应变硅(Si)技术便应运而生。应变硅技术是通过利用材料Si和其他半导体材料的晶格差异来发挥作用的，在硅中引入应变将大幅提高空穴和电子迁移率，并增强MOS器件的跨导和驱动电流，同时应变硅技术与传统体硅工艺是兼容的，这样就大大减少了改善工艺环境所带来的投资，降低了生产成本，此外，应变硅MOS器件还具有抗辐射能力强、低温下性能优良等特点。应变硅技术从应力类型划分，应变本文档来自技高网...

【技术保护点】
一种基于沟道晶向选择的压应变Si CMOS器件的制备方法，其特征在于，包括：S101、选取厚度为2um的Si(001)衬底为初始材料；S102、在温度为575～675℃下，利用分子束外延工艺，在所述Si衬底上生长一层厚度为150～200nm弛豫SiC外延层；S103、在500～700℃下，在所述弛豫SiC外延层上利用CVD工艺淀积10～20nm的应变Si层；S104、利用CVD工艺在所述应变Si层表面淀积厚度为200～300nm的Si3N4阻挡层；S105、利用干法刻蚀工艺，在所述应变Si层、所述弛豫SiC外延层及所述Si衬底中刻蚀出深度为300～500nm的浅槽；S106、在750～850℃...

【技术特征摘要】
1.一种基于沟道晶向选择的压应变SiCMOS器件的制备方法，其特征在于，包括：S101、选取厚度为2um的Si(001)衬底为初始材料；S102、在温度为575～675℃下，利用分子束外延工艺，在所述Si衬底上生长一层厚度为150～200nm弛豫SiC外延层；S103、在500～700℃下，在所述弛豫SiC外延层上利用CVD工艺淀积10～20nm的应变Si层；S104、利用CVD工艺在所述应变Si层表面淀积厚度为200～300nm的Si3N4阻挡层；S105、利用干法刻蚀工艺，在所述应变Si层、所述弛豫SiC外延层及所述Si衬底中刻蚀出深度为300～500nm的浅槽；S106、在750～850℃下，利用CVD工艺在所述浅槽中淀积SiO2材料；S107、利用CMP工艺去除器件表面的所述SiO2材料，形成浅槽隔离；S108、在180℃下利用湿法刻蚀工艺采用热磷酸去除所述Si3N4层；S109、在所述应变Si层表面局部区域采用离子注入工艺注入P离子形成N型阱区；S110、在所述应变Si层表面异于所述N型阱区的区域采用离子注入工艺注入B离子形成P型阱区；S111、在250～300℃下，采用原子层淀积工艺，在所述应变Si层表面淀积厚度为2～3nm的HfO2层；S112、利用CVD工艺在所述HfO2层表面淀积厚度为110nm的TaN层；S113、采用氯基等离子体蚀掉指定区域的所述TaN层和所述HfO2层形成NMOS栅极和PMOS栅极；S114、利用自对准工艺，对异于所述PMOS栅极的所述P型阱区表面进行B离子注入，形成PMOS源漏区，并在250～300℃、N2环境下快速热退火30s，形成PMOS源漏极；S115、利用自对准工艺，对异于所述NMOS栅极的所述N型阱区表面进行P离子注入，形成NMOS源漏区，并在250～300℃、N2环境下快速热退火30s，形成NMOS源漏极；S116、利用CVD工艺在所述PMOS源漏极和所述NMOS源漏极淀积厚度为20～30nm的BPSG，形成电介质层；S117、利用硝酸和氢氟酸刻蚀所述电介质层形成PMOS源漏接触孔和NMOS源漏接触孔；S118、利用电子束蒸发工艺在所述PMOS源漏接触孔和所述NMOS源漏接触孔表面淀积厚度为10～20nm的W层，形成PMOS源漏接触和NMOS源漏接触；S119、利用刻蚀工艺选择性蚀掉指定区域的所述W层，采用CMP工艺进行平坦化处理，最终形成所述基于沟道晶向选择的压应变SiCMOS器件。2.一种基于沟道晶向选择的压应变SiCMOS器件，其特征在于，包括：Si衬底层、弛豫SiC外延层、应变Si层、栅介质层、金属栅极层、BPSG介质层及W层；其中，所述CMOS器件由权利要求1所述的方法制备形成。3.一种基于沟道晶向选择的压应变SiCMOS器件的制备方法，其特征在于，包括：选取Si衬底；在所述Si衬底表面生长弛豫SiC外延层；在所述弛豫SiC外延层表面生长应变Si层；...

【专利技术属性】
技术研发人员：蒋道福，宋建军，苗渊浩，胡辉勇，宣荣喜，张鹤鸣，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61