【技术实现步骤摘要】
本专利技术涉及一种半导体器件及其制作方法，并且更具体地涉及其中晶体管沟道区域被压缩性应变这样的器件和方法。
技术介绍
因为晶体管的栅极长度随着半导体器件的连续几代持续减小，已经需要新的晶体管配置以抵消将另外将随着缩减栅极长度而发生的衰减的响应。一种这样的设计配置广泛地称作FinFET或三栅极晶体管，其中每个晶体管的源极、漏极和沟道区域相对于半导体衬底被抬升。抬升的部分具有脊或鳍的形状，并且可以与下层衬底一体地形成或者可以在SOI类型器件的情形中形成在绝缘层上。栅极围绕鳍的三个突出侧部，并且因此通过不仅接触鳍的顶部部分也接触其侧壁的栅极而增大了可用的沟道面积。之前的用于FinFET的设计也已经利用了应变晶格配置，例如通过采用硅锗外延层替换所有或一部分娃鳍。SiGe相对于娃的更大的晶格常数使得在娃上外延形成的SiGe层具有压缩性应变，这增强了沟道区域中的空穴迁移率并且因此增强了 PFET相对于未应变Si沟道的驱动电流。参见Smith等人在2009年IEDM会议论文集上第309至312页的文章 “Dual Channel FinFETs as a Single...
【技术保护点】
一种半导体器件，包括：三维沟道区域，包括第一半导体材料的核心和第二半导体材料的外延覆盖层，其中所述第一半导体材料和所述第二半导体材料分别具有不同的晶格常数，由此在所述外延覆盖层中产生应变；与所述三维沟道区域的一端相邻定位的源极区域，以及与所述三维沟道区域的相对端相邻定位的漏极区域；以及栅极电极，叠置在所述三维沟道区域上；其中所述第二半导体材料仅存在于所述栅极电极下面的区域中。
【技术特征摘要】
2013.02.27 US 61/770,1731.一种半导体器件，包括: 三维沟道区域，包括第一半导体材料的核心和第二半导体材料的外延覆盖层，其中所述第一半导体材料和所述第二半导体材料分别具有不同的晶格常数，由此在所述外延覆盖层中产生应变； 与所述三维沟道区域的一端相邻定位的源极区域，以及与所述三维沟道区域的相对端相邻定位的漏极区域；以及 栅极电极，叠置在所述三维沟道区域上； 其中所述第二半导体材料仅存在于所述栅极电极下面的区域中。2.根据权利要求1所述的半导体器件，其中，所述核心和所述外延覆盖层中的每个相对于下层衬底向上突出。3.根据权利要求1所述的半导体器件，其中，所述核心与所述第一半导体材料的下层衬底一体形成。4.根据权利要求1所述的半导体器件，其中，所述核心形成在绝缘体上半导体(SOI)衬底的绝缘层上。5.根据权利要求1所述的半导体器件，其中，所述三维沟道区域、所述源极区域、所述漏极区域和所述栅极电极中的每个通过所述绝缘层与下层衬底分离，由此形成与所述下层衬底完全隔离的晶体管。6.根据权利要求1所述的半导体器件，其中，所述第二半导体材料具有比所述第一半导体材料更大的晶格常数，由此在所述外延覆盖层中产生压缩性应变。7.根据权利要求6所述的半导体器件，其中，所述第一半导体材料包括硅，并且所述第二半导体材料包括硅和锗。8.根据权利要求1所述的半导体器件，其中，所述第二半导体材料具有比所述第一半导体材料更小的晶格常数，由此在所述外延覆盖层中产生拉伸性应变。9.根据权利要求8所述的半导体器件，其中，所述第一半导体材料包括硅和锗，并且其中所述第二半导体材料包括硅。10.一种半导体器件，包括: 三维沟道区域，包括第一半导体材料的核心和第二半导体材料的外延覆盖层，其中所述第一半导体材料和所述第二半导体材料分别具有不同的晶格常数，由此在所述外延覆盖层中产生应变； 与所述三维沟道区域的一端相邻定位的源极区域，以及与所述三维沟道区域的相对端相邻定位的漏极区域； 栅极电极，叠置在所述三维沟道区域上；以及 中空的三维栅极电介质层，在所述栅极电极与所述三维沟道区域之间。11.根据权利要求10所述的半导体器件，其中，所述核心和所述外延覆盖层中的每个相对于下层衬底向上突出。12.根据权利要求10所述的半导体器件，其中，所述核心与所述第一半导体材料的下层衬底一体形成。13.根据权利要求10所述的半导体器件，其中，所述核心形成在绝缘体上半导体(SOI)衬底的绝缘层上。14.根据权利要求10所述的半导体器件，其中，所述三维沟道区域、所述源极区域、所述漏极区域和所述栅极电极中的每个通过所述绝缘层与下层衬底分离，由此形成与所述下层衬底完全隔离的晶体管。15.根据权利要求10所述的半导体器件，其中，所述第...
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