用于功率MOSFET应用的端接沟槽制造技术

本发明专利技术的各个方面提出了一种功率MOSFET器件的端接结构。端接沟槽形成在半导体材料中，包围着MOSFET的有源区。端接沟槽还包含导电材料的第一和第二部分。导电材料的第一和第二部分相互电绝缘。要强调的是，本摘要必须使研究人员或其他读者快速掌握技术说明书的主旨内容，本摘要符合以上要求。应明确，本摘要将不用于解释或局限权利要求书的范围或意图。

【技术实现步骤摘要】
用于功率MOSFET应用的端接沟槽
[0001 ] 本专利技术主要涉及功率M0SFET，本专利技术具体涉及用于功率MOSFET器件的基于沟槽的端接结构。
技术介绍
功率MOSFET器件中的有源晶胞设计能够提供高击穿电压。然而，有源晶胞的设计通常不会为器件的局域部分提供保护。确切地说，由于器件边缘附近很陡的电压梯度，器件很容易受损。在器件的边缘附近，电场必须平滑地从源极电势降至漏极电势。现有技术尝试平滑降低电压梯度时，通常在器件晶片的边缘附近占据相当大的空间。尝试使用基于沟槽的端接结构将电压平滑地降至漏极电势，需要在晶片的边缘附近形成多个沟槽。端接区所需的额外空间是不能用于有源器件的。使用端接沟槽还可以使有源区中最外面的沟槽失效。因此，端接区可能消耗更多的空间。除了多个沟槽需要额外的空间之外，这些沟槽还需要额外的处理工艺，导致器件成本升高。因此，必须设计一种紧凑的端接区，可以使最外面的沟槽也作为一个有用的沟槽。
技术实现思路
本专利技术提供一种用于功率MOSFET应用的端接沟槽，可使最外面的沟槽也作为一个有用的沟槽，减少晶片空间消耗，降低成本。为实现上述目的，本专利技术提供一种端接结构，其特点是，包含: 一个端接沟槽，形成在第一导电类型的半导体材料中，其中端接沟槽包围着形成在半导体材料中的一个或若干个有源半导体器件，其中端接沟槽的侧壁内衬电介质材料； 导电材料的第一部分，沉积在内衬最靠近有源半导体器件的端接沟槽侧壁的电介质材料周围； 导电材料的第二部分，沉积在内衬离有源半导体器件最远的端接沟槽侧壁的电介质材料周围，其中导电材料的第二部分与导电材料的第一部分电绝缘。上述导电材料的第一部分和导电材料的第二部分都是电浮动的。上述导电材料的第一部分维持在栅极电势，导电材料的第二部分维持在漏极电势。该端接结构还包含: 一个第一导电类型的源极层，形成在半导体材料顶部，以最外面的有源半导体器件和端接沟槽构成边界；以及 一个第二导电类型的本体层，形成在源极层下方。上述最外面的有源半导体器件和端接沟槽之间的距离，等于每个有源半导体器件相互间的距离。该端接结构还包含:一个端接屏蔽，形成在导电材料的第一和第二部分之间，其中端接屏蔽与导电材料的第一和第二部分电绝缘，其中端接屏蔽维持在源极电势。该端接结构还包含一个形成在端接结构下面的肖特基接头。该端接结构还包含一个第二导电类型的电场线调谐区，形成在端接沟槽下方。上述内衬端接沟槽侧壁顶部的电介质材料为第一厚度，内衬端接沟槽侧壁底部的电介质材料为第二厚度，其中第二厚度大于第一厚度。上述端接沟槽还包围着一个静电放电可选件。上述端接沟槽还包围着一个栅极拾起可选件。上述肖特基接头形成在端接沟槽外部。上述肖特基接头包含一个本体箝位可选件。一种用于制备端接结构的方法，其特点是，包含: a)在第一导电类型的半导体衬底中制备一个端接沟槽，其中端接沟槽包围着半导体衬底的有源半导体器件区； b)用电介质材料内衬端接沟槽的侧壁和底面； c)在端接沟槽中沉积导电材料，其中沉积的导电材料内衬侧壁和底面上的电介质材料； d)除去端接沟槽底面上的导电材料，其中导电材料的第一部分仍然在最靠近一个或若干个有源半导体器件的端接沟槽侧壁上，其中导电材料的第二部分仍然在离一个或若干个有源半导体器件最远的端接沟槽侧壁上，其中导电材料的第一和第二部分并不相互接触；并且 e)用沟槽填充绝缘材料，填充导电材料的第一和第二部分之间的空间。上述导电材料的第一部分和导电材料的第二部分是电浮动的。上述方法还包含将导电的第一部分维持在栅极电势，以及将导电的第二部分维持在漏极电势。上述方法还包含: 在半导体材料的顶部，制备一个第一导电类型的源极层，以最外面的有源半导体器件和端接沟槽构成边界；并且 在源极层下方，制备一个第二导电类型的本体层。上述方法还包含: d’)用绝缘材料内衬导电材料的第一和第二部分，并用导电材料填充沟槽的剩余部分，从而构成一个屏蔽电极。上述方法还包含: f)通过沟槽填充材料和沟槽底部的电介质材料刻蚀；并且 g)用导电材料填充沟槽，从而构成一个肖特基接头。上述方法还包含，在端接沟槽下方，制备一个第二导电类型的电场线调谐区。上述用电介质材料内衬端接沟槽的侧壁和底面包含，用电介质材料内衬端接沟槽的顶部至第一厚度，以及用电介质材料内衬端接沟槽的底部至第二厚度，其中第二厚度大于第一厚度。上述制备端接沟槽包含在第一导电类型的半导体衬底的顶面上方，制备一个掩膜，并且通过掩膜中的开口刻蚀半导体衬底，从而在半导体衬底中形成一个端接沟槽。上述掩膜为硬掩膜，包含第一、第二和第三绝缘层，其中第二层夹在第一层和第三层之间，其中第三层夹在第二层和半导体衬底的顶面之间，并且其中第二层可以抵抗刻蚀第一和第三层材料的第一次刻蚀工艺，其中第一和第三层抵抗刻蚀第二层材料的第二次刻蚀工艺。本专利技术用于功率MOSFET应用的端接沟槽及制备方法和现有技术相比，其优点在于，本专利技术可使最外面的沟槽也作为一个有用的沟槽，将电压平滑地降至漏极电势，并减少晶片空间消耗，降低成本。【附图说明】图1A为依据本专利技术的各个方面，和端接一起使用的晶片布局的俯视图； 图1B为解释说明电压电势的图1A所示的端接结构的剖面图； 图1C为解释说明每个区域中电场图的图1A所示的端接结构剖面图； 图2A-2E为依据本专利技术的不同方面，沿图1A所示的线A-A，有源器件结构和器件晶片的端接结构的剖面图，以及沿图1A所示的线B-B，栅极拾起结构的剖面图； 图3A-3N为依据本专利技术的一个方面，图2A所示的端接沟槽的一种制备方法； 图4A-4C为依据本专利技术的一个方面，图2B所示的端接沟槽的制备方法中的可选工艺； 图5为依据本专利技术的一个方面，图2C所示的端接沟槽的制备方法中的可选工艺。【具体实施方式】尽管为了解释说明，以下详细说明包含了许多具体细节，但是本领域的技术人员应明确以下细节的各种变化和修正都属于本专利技术的范围。因此，提出以下本专利技术的典型实施例，并没有使所声明的方面损失任何普遍性，也没有提出任何局限。在以下详细说明中，参照附图，表示本专利技术可以实施的典型实施例。就这一点而言，根据图中所示方向，使用“顶部”、“底部”、“正面”、“背面”、“向前”、“向后”等方向术语。由于本专利技术实施例的零部件，可以位于各种不同方向上，因此所用的方向术语仅用于解释说明，不用于局限。应明确，无需偏离本专利技术的范围，就能实现其他实施例，做出结构或逻辑上的变化。因此，以下详细说明不用于局限，本专利技术的范围应由所附的权利要求书限定。另外，本文中的浓度、数量以及其他数据都在范围格式中表示。要理解的是，此范围格式的目的仅仅为了方便简洁，应灵活理解为不仅包含明确列出的范围极限值，而且还包含所有的独立数值或范围内所包含的子范围，也就是说每个数值和子区间都明确列出。例如，Inm左右至200nm左右的厚度范围，应认为不仅包含Inm左右和200nm左右明确列出的极限值，还包含单独的数值，包含但不限于2nm、3nm、4nm以及子范围，例如IOnm至50nm、20nm至IOOnm等都在所指的范围内。在下文中，带有N-型外延层和P-型顶层的器件用于解释说明。使用相同的工艺，相反的导电类型，可以制备出类似的器件。本文档来自技高网...

【技术保护点】
一种端接结构，其特征在于，包含：一个端接沟槽，形成在第一导电类型的半导体材料中，其中端接沟槽包围着形成在半导体材料中的一个或若干个有源半导体器件，其中端接沟槽的侧壁内衬电介质材料；导电材料的第一部分，沉积在内衬最靠近有源半导体器件的端接沟槽侧壁的电介质材料周围；导电材料的第二部分，沉积在内衬离有源半导体器件最远的端接沟槽侧壁的电介质材料周围，其中导电材料的第二部分与导电材料的第一部分电绝缘。

【技术特征摘要】
2013.02.25 US 13/776,5231.一种端接结构，其特征在于，包含: 一个端接沟槽，形成在第一导电类型的半导体材料中，其中端接沟槽包围着形成在半导体材料中的一个或若干个有源半导体器件，其中端接沟槽的侧壁内衬电介质材料； 导电材料的第一部分，沉积在内衬最靠近有源半导体器件的端接沟槽侧壁的电介质材料周围； 导电材料的第二部分，沉积在内衬离有源半导体器件最远的端接沟槽侧壁的电介质材料周围，其中导电材料的第二部分与导电材料的第一部分电绝缘。2.如权利要求1所述的端接结构，其特征在于，所述导电材料的第一部分和导电材料的第二部分都是电浮动的。3.如权利要求1所述的端接结构，其特征在于，所述导电材料的第一部分维持在栅极电势，导电材料的第二部分维持在漏极电势。4.如权利要求3所述的端接结构，其特征在于，还包含: 一个第一导电类型的源极层，形成在半导体材料顶部，以最外面的有源半导体器件和端接沟槽构成边界；以及 一个第二导电类型的本体层，形成在源极层下方。5.如权利要求4所述的端接结构，其特征在于，所述最外面的有源半导体器件和端接沟槽之间的距离，等于每个有源半导体器件相互间的距离。6.如权利要求1所述的端接结构，其特征在于，还包含: 一个端接屏蔽，形成在导电材料的第一和第二部分之间，其中端接屏蔽与导电材料的第一和第二部分电绝缘，其中端接屏蔽维持在源极电势。7.如权利要求1所述的端接结构，其特征在于，还包含一个形成在端接结构下面的肖特基接头。8.如权利要求1所述的端接结构，其特征在于，还包含一个第二导电类型的电场线调谐区，形成在端接沟槽下方。9.如权利要求1所述的端接结构，其特征在于，其中内衬端接沟槽侧壁顶部的电介质材料为第一厚度，内衬端接沟槽侧壁底部的电介质材料为第二厚度，其中第二厚度大于第一厚度。10.如权利要求1所述的端接结构，其特征在于，其中端接沟槽还包围着一个静电放电可选件。11.如权利要求1所述的端接结构，其特征在于，其中端接沟槽还包围着一个栅极拾起可选件。12.如权利要求1所述的端接结构，其特征在于，其中肖特基接头形成在端接沟槽外部。13.如权利要求1所述的端接结构，其特征在于，其中肖特基接头包含一个本体箝位可选件。14.一种用于制备端接结构的方法，其特征在于，包含: a)在第一导电类型的半导体衬底中制...

【专利技术属性】
技术研发人员：李亦衡，马督儿·博德，高立德，哈姆扎·依玛兹，王晓彬，潘继，常虹，金钟五，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：美国;US