掩膜层结构、半导体器件及其制造方法技术

本发明专利技术提供一种掩膜层结构、半导体器件及其制造方法，该掩膜层结构包括：衬底以及形成于衬底上的核掩膜层图案，核掩膜层图案包括：沿第一方向延伸且间隔设置的若干第一子核掩膜层图案；一端与一第一子核掩膜层图案的侧壁连接的第二子核掩膜层图案，且第二子核掩膜层图案沿第二方向延伸，第二子核掩膜层图案的另一端不与任一第一子核掩膜层图案连接；第二子核掩膜层图案的两侧分别设置有若干间隔的第三子核掩膜层图案和第四子核掩膜层图案，每个第三子核掩膜层图案和所述第四子核掩膜层图案均沿第一方向延伸，第四子核掩膜层图案与所述第二子核掩膜层图案之间间隔。本发明专利技术的掩膜层结构可以使得套刻精度和关键尺寸的裕度增大，进而增加工艺窗口。

Mask structure, semiconductor devices and their manufacturing methods

The invention provides a mask layer structure, semiconductor device and its manufacturing method, including: a substrate and the mask layer structure is formed on the substrate of the nuclear mask pattern, nuclear mask pattern includes a plurality of first sub along the first direction and spaced nuclear mask pattern; second sub mask layer is connected with the nuclear pattern the side wall of a first sub nuclear mask pattern, and the second sub nuclear mask pattern extends along the second direction, the second sub nuclear mask pattern the other end is not connected with any one of the first sub nuclear mask pattern; both sides of the second sub nuclear mask pattern is respectively provided with the spacing of the third sub nuclear mask the pattern and the fourth sub nuclear mask pattern, each of the third sub nuclear mask pattern and the fourth sub nuclear mask pattern extends along the first direction, the fourth sub nuclear mask pattern and the article The interval between the two subcore mask patterns. The mask structure of the invention can increase the margin of the cutting precision and the key size, and then increase the process window.

【技术实现步骤摘要】
掩膜层结构、半导体器件及其制造方法
本专利技术涉及半导体
，具体而言涉及一种掩膜层结构、半导体器件及其制造方法。
技术介绍
随着半导体器件尺寸不断缩小，光刻关键尺寸(CD，CriticalDimension)逐渐接近甚至超过了光学光刻的物理极限，由此给半导体制造技术尤其是光刻技术提出了更加严峻的挑战。而双重构图技术也适时而至，其基本思想是将目标图形一分为二，通过两次曝光得到单次曝光所不能获得的光刻极限。自对准双图案(Self-aligneddoublepatterning，SADP)技术属于双重构图技术中的一种，SADP技术的主要原理是：首先在预先形成的光刻胶图案两侧形成间隙壁(spacer)，然后去除光刻胶图案，并将间隙壁图案转移到目标材料层上，从而使单位面积内可形成的图案数量翻倍，即图案之间的最小间距(pitch)可减小至CD的二分之一。在SADP工艺过程中，根据器件的设计需要，经常会切断部分SADP图案，而采用目前普遍使用的SADP图案，套刻精度(Overlay)和关键尺寸的公差很小，进而使得工艺窗口很小。因此，本专利技术提出一种新的结构和方法，以解决上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了克服目前存在的问题，本专利技术一方面提供一种基于自对准双图案的掩膜层结构，包括：衬底，以及形成于衬底上的核掩膜层图案，所述核掩膜层图案包括：沿第一方向延伸且间隔设置的若干第一子核掩膜层图案；一端与一所述第一子核掩膜层图案的侧壁连接的第二子核掩膜层图案，且所述第二子核掩膜层图案沿第二方向延伸，所述第二方向与所述第一方向垂直，所述第二子核掩膜层图案的另一端不与任一所述第一子核掩膜层图案连接；所述第二子核掩膜层图案的一侧设置有若干间隔的第三子核掩膜层图案，另一侧设置有若干间隔的第四子核掩膜层图案，其中，所述第三子核掩膜层图案和所述第四子核掩膜层图案一一相对，且每个所述第三子核掩膜层图案和所述第四子核掩膜层图案均沿所述第一方向延伸，所述第四子核掩膜层图案与所述第二子核掩膜层图案之间间隔。进一步，每个所述第三子核掩膜层图案与所述第二子核掩膜层图案连接，且一所述第三核掩膜层图案与所述第二子核掩膜层图案的所述另一端对齐。进一步，任意相邻且沿所述第一方向延伸的子核掩膜层图案之间的间隔距离相同。进一步，在所述核掩膜层图案的四周侧壁上设置间隙壁图案。进一步，所述衬底包括切断区，所述切断区包括与所述第二子核掩膜层图案对应的区域，以及从所述第二子核掩膜层图案的两侧分别延伸到部分所述第三子核掩膜层和所述第四子核掩膜层图案的区域。进一步，在所述切断区内的所述核掩膜层图案上设置有切断掩膜层。本专利技术另一方面提供一种半导体器件的制造方法，包括：提供衬底，在所述衬底上形成前述的掩膜层结构，所述衬底包括切断区，所述切断区包括与所述第二子核掩膜层图案对应的区域，以及从所述第二子核掩膜层图案的两侧分别延伸到部分所述第三子核掩膜层和所述第四子核掩膜层图案的区域；在所述核掩膜层图案的四周侧壁上形成间隙壁图案；去除所述核掩膜层图案；在所述切断区内的衬底和所述间隙壁图案上形成切断掩膜层；以所述间隙壁图案和所述切断掩膜层图案为掩膜，刻蚀所述衬底，以形成沟槽图案。进一步，每个所述第三子核掩膜层图案与所述第二子核掩膜层图案连接，且一所述第三核掩膜层图案与所述第二子核掩膜层图案的所述另一端对齐。进一步，任意相邻且沿所述第一方向延伸的子核掩膜层图案之间的间隔距离相同。进一步，在形成所述沟槽图案后，还包括在所述沟槽图案中填充金属层，以形成金属线图案的步骤。进一步，所述金属线图案中被所述切断区所切断的金属线的数目为偶数。进一步，在形成所述切断掩膜层的步骤中，还包括步骤：形成第一掩膜层和第二掩膜层，以分别覆盖所述间隙壁图案的两端。本专利技术再一方面提供一种采用前述的制造方法形成的半导体器件。利用本专利技术的掩膜层结构可以使得套刻精度和关键尺寸的裕度(margin)明显增大，进而增加工艺窗口，提高器件的良率和性能。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1示出了采用SADP技术制作获得的金属线图案的俯视图；图2示出了常规的基于自对准双图案的掩膜层布局结构的俯视图；图3A和图3B示出了本专利技术一实施方式的基于自对准双图案的掩膜层布局结构的俯视图；图4A至图4D示出了根据本专利技术一实施方式的半导体器件的制造方法依次实施所获得器件的俯视图；图5示出了根据本专利技术一实施方式的半导体器件的制造方法的步骤流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组本文档来自技高网...

【技术保护点】
一种基于自对准双图案的掩膜层结构，其特征在于，包括：衬底，以及形成于衬底上的核掩膜层图案，所述核掩膜层图案包括：沿第一方向延伸且间隔设置的若干第一子核掩膜层图案；一端与一所述第一子核掩膜层图案的侧壁连接的第二子核掩膜层图案，且所述第二子核掩膜层图案沿第二方向延伸，所述第二方向与所述第一方向垂直，所述第二子核掩膜层图案的另一端不与任一所述第一子核掩膜层图案连接；所述第二子核掩膜层图案的一侧设置有若干间隔的第三子核掩膜层图案，另一侧设置有若干间隔的第四子核掩膜层图案，其中，所述第三子核掩膜层图案和所述第四子核掩膜层图案一一相对，且每个所述第三子核掩膜层图案和所述第四子核掩膜层图案均沿所述第一方向延伸，所述第四子核掩膜层图案与所述第二子核掩膜层图案之间间隔。

【技术特征摘要】
1.一种基于自对准双图案的掩膜层结构，其特征在于，包括：衬底，以及形成于衬底上的核掩膜层图案，所述核掩膜层图案包括：沿第一方向延伸且间隔设置的若干第一子核掩膜层图案；一端与一所述第一子核掩膜层图案的侧壁连接的第二子核掩膜层图案，且所述第二子核掩膜层图案沿第二方向延伸，所述第二方向与所述第一方向垂直，所述第二子核掩膜层图案的另一端不与任一所述第一子核掩膜层图案连接；所述第二子核掩膜层图案的一侧设置有若干间隔的第三子核掩膜层图案，另一侧设置有若干间隔的第四子核掩膜层图案，其中，所述第三子核掩膜层图案和所述第四子核掩膜层图案一一相对，且每个所述第三子核掩膜层图案和所述第四子核掩膜层图案均沿所述第一方向延伸，所述第四子核掩膜层图案与所述第二子核掩膜层图案之间间隔。2.如权利要求1所述的掩膜层结构，其特征在于，每个所述第三子核掩膜层图案与所述第二子核掩膜层图案连接，且一所述第三核掩膜层图案与所述第二子核掩膜层图案的所述另一端对齐。3.如权利要求1或2所述的掩膜层结构，其特征在于，任意相邻且沿所述第一方向延伸的子核掩膜层图案之间的间隔距离相同。4.如权利要求1所述的掩膜层结构，其特征在于，在所述核掩膜层图案的四周侧壁上设置间隙壁图案。5.如权利要求1所述的掩膜层结构，其特征在于，所述衬底包括切断区，所述切断区包括与所述第二子核掩膜层图案对应的区域，以及从所述第二子核掩膜层图案的两侧分别延伸到部分所述第三子核掩膜层和所述第四子核掩膜层图案的区域。6.如权利要求5所述的掩膜层结构，其特征在...

【专利技术属性】
技术研发人员：宋长庚，周朝锋，李晓波，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31