半导体装置制造方法及图纸

本发明专利技术是有关于半导体装置，且更特别的是，有关于分段或分割finFET结构及制造方法。该结构包括至少一逻辑finFET装置，其具有有第一长度的鳍片；以及至少一存储器finFET装置，其具有有第二长度的鳍片。该第二长度比该第一长度短。

【技术实现步骤摘要】
半导体装置
本专利技术是有关于半导体结构，且更特别的是，有关于分段或分割finFET结构及制造方法。
技术介绍
高漏电流(highId)有益于逻辑应用，但是不一定有益于SRAM应用。例如，在通栅晶体管(NFET)与上拉晶体管(硅锗pFET)之间的漏电流比的SRAM单元伽玛比(gammaratio)应充分大以防写入失败，这意谓硅锗pFET用于SRAM应用应该是弱的。因此，强硅锗pFET逻辑与弱硅锗pFET的冲突要求在硅锗FinFET技术及设计上是一项挑战。
技术实现思路
在本专利技术的一态样，一种结构，其包含：至少一逻辑finFET装置，其具有有第一长度的鳍片；以及至少一存储器finFET装置，其具有有比该第一长度短的第二长度的鳍片。在本专利技术的一态样，一种结构，其包含：至少一逻辑finFET装置，其具有由硅锗材料构成且有第一长度的鳍片；以及至少一上拉finFET装置，其具有由该硅锗材料构成且有比该第一长度短的第二长度的分段或分割鳍片。在本专利技术的一态样，一种方法，其包含下列步骤：形成由硅锗材料构成的多个鳍片结构；将该多个鳍片结构中被选定的多个分割成较短鳍片结构；在该多个栅极结构中被选定分割成鳍片结构的该多个上面形成栅极结构，以形成有放松应变的SRAM上拉pFET装置；以及在该多个栅极结构中未被分割者上面形成栅极结构，以形成有比该SRAM上拉pFET装置高的应变的逻辑装置。附图说明以下在具体实施方式中用本专利技术的示范具体实施例的非限定性实施例参考多个附图描述本专利技术。图1A的横截面图图示根据本专利技术的多个态样的鳍片结构及各自的工艺。图1B的上视图图示根据本专利技术的多个态样的图1A的鳍片结构。图2示根据本专利技术的多个态样的分段或分割鳍片结构及各自的工艺。图3示根据本专利技术的多个态样形成于图2的鳍片结构上面的栅极结构及各自的工艺。图4示根据本专利技术的多个态样的沟槽硅化物和区域互连结构及各自的工艺。具体实施方式本专利技术是有关于半导体结构，更特别的是，有关于分段或分割finFET结构及制造方法。更特别的是，本专利技术是有关于用于增加finFETSRAM通栅晶体管与硅锗上拉晶体管伽玛比的finFET结构及制造方法。在多个具体实施例中，finFETSRAM包括较短的硅锗鳍片藉此放松它从而展现低漏电流；然而，例如硅锗上拉晶体管的逻辑有较长的硅锗鳍片使其带有应变从而展现高漏电流。交叉耦合设计也用来电气连接邻近SRAMpFET。因此，描述于本文的结构充分利用应变放松以同时形成强硅锗finFET逻辑与弱硅锗finFETSRAM。本专利技术的结构可利用不同工具用许多方法制成。然而，一般而言，该方法及工具是用来形成尺寸在微米及纳米等级的结构。用来制造本专利技术的结构的方法，亦即，技术，已取材于集成电路(IC)技术。例如，将该结构建造于晶片上以及在晶片上面用光刻工艺图案化来实现成为材料的薄膜。特别是，结构的制造使用以下3个基本建造区块：(i)沉积多个材料薄膜于衬底上，(ii)用光刻成像法铺设图案化掩模于薄膜上面，以及(iii)对于该掩模选择性地蚀刻薄膜。图1A的横截面图图示根据本专利技术的多个态样的鳍片结构。图1B为图1A鳍片结构的上视图。更特别的是，图示于图1A及图1B的结构5包括绝缘体上覆硅(SOI)衬底10。在多个具体实施例中，SOI衬底10包括形成于衬底12上的绝缘体材料14。绝缘体材料14，例如，可为氧化物材料(内嵌氧化物或BOX)。在绝缘体材料14上形成大体以附图标记15表示的半导体材料。在多个具体实施例中，SOI衬底10可用任何现有技术形成，例如现有接合技术或SiMOX，仅举几种技术。在多个具体实施例中，半导体材料15可由任何半导体材料形成。例如，在多个具体实施例中，半导体材料15可由任何适当材料构成，包括但不限于：硅、硅锗、碳化硅锗、碳化硅、砷化镓、砷化铟、磷化铟及其他III/V或II/VI族化合物半导体。在描述于本文的多个设想具体实施例中，例如，nFET装置可由硅构成且用作下拉及通栅装置；然而，pFET装置可由硅锗构成且用于上拉装置。在更特定的具体实施例中，硅锗材料可使用于逻辑装置及SRAM装置，其中如本文所述，强(应变)硅锗finFET是用于逻辑以及弱(应变放松)硅锗finFET用于SRAM。例如，在多个具体实施例中，逻辑装置及SRAM装置两者可为pFET装置。更如图1A及图1B所示，多个鳍片16、18、19由半导体材料15形成。特别是，鳍片16由硅材料构成；然而，鳍片18及19由硅锗材料构成。在多个具体实施例中，鳍片18会用来形成pFETSRAM上拉装置；然而，鳍片19可使用于逻辑pFET装置(有长鳍片结构的带应变装置)。在多个具体实施例中，鳍片16、18、19用现有侧壁图像转印(SIT)技术形成。在SIT技术中，例如，使用现有沉积工艺(例如，化学气相沉积(CVD))沉积心轴材料(例如，二氧化硅)于半导体材料15上。形成光阻于心轴材料上且暴露于光线以形成图案(开口)。通过该开口，执行反应性离子蚀刻(RIE)以形成心轴。在多个具体实施例中，取决于窄鳍片结构及/或宽鳍片结构之间的所欲尺寸，心轴可具有不同的宽度及/或间隔。间隔体形成在材料与心轴不同的心轴侧壁上，且可用本领域技术人员现有的传统沉积工艺形成。举例而言，间隔体可具有与鳍片结构16、18、19的尺寸匹配的宽度。使用对于心轴材料有选择性的现有蚀刻工艺移除或剥除心轴。然后，执行间隔体的间隔内的蚀刻(RIE)以形成次光光刻特征(sub-lithographicfeature)。然后，可剥除侧壁间隔体。请参考图2，可分割或分段图示于图1的鳍片结构18以形成缩短鳍片结构18a。亦即，有些硅锗鳍片结构可分割成较短的硅锗鳍片18a，使得每个SRAM上拉pFET有独立硅锗鳍片以放松应变(减弱硅锗pFET的驱动电流)。在多个具体实施例中，鳍片结构19可仍比分段或分割鳍片结构18a长(例如，原始长度)以便维持逻辑装置的驱动电流。在多个具体实施例中，鳍片结构18a的长度可约为鳍片结构16及19的一半；然而也可设想其他的长度。可是，在任何设计中，通过分割硅锗鳍片结构，例如，产生鳍片结构18a，可显著放松鳍片上的应变。图示于图2的鳍片结构18a可用现有光刻及蚀刻工艺分段或分割。例如，形成光阻于图1A的鳍片结构上面。然后，该光阻暴露于光线(能量)以形成对应至鳍片结构18a的末端或端子的开口。然后，通过该开口，执行蚀刻工艺(RIE)以分割或分段鳍片结构18a。该光阻用现有剥除工艺剥除，例如氧灰化工艺。以此方式，可形成鳍片结构18a，同时维持有较长长度的鳍片结构16、19。在多个具体实施例中，取决于所欲设计准则，在此相同掩模工艺期间，也可调整鳍片结构16及19的长度。更如本文所图示及描述的，鳍片结构18a可延伸经过印刷电路的栅极。例如，图3图示栅极结构22的形成。在多个具体实施例中，栅极结构22可用现有沉积、光刻及蚀刻工艺形成。例如，栅极结构22可由栅极介电材料(例如，高k或者是低k介电材料)和沉积于鳍片结构16、18a及19上面有某种功函数的金属或金属合金构成。在多个具体实施例中，栅极介电材料及功函数金属的沉积可用现有沉积工艺形成，例如，CVD工艺，接着进行现有光刻及蚀刻(RIE)工艺以图案化栅极材料。本领域技术人员本文档来自技高网...

【技术保护点】
一种结构，包含：至少一逻辑finFET装置，其具有有第一长度的鳍片；以及至少一存储器finFET装置，其具有有比该第一长度短的第二长度的鳍片。

【技术特征摘要】
2016.06.06 US 15/174,2731.一种结构，包含：至少一逻辑finFET装置，其具有有第一长度的鳍片；以及至少一存储器finFET装置，其具有有比该第一长度短的第二长度的鳍片。2.如权利要求1所述的结构，其中，该至少一逻辑finFET装置和该至少一存储器finFET装置为pFET装置。3.如权利要求2所述的结构，其中，该至少一逻辑finFET装置和该至少一存储器finFET装置的该鳍片包含硅锗材料。4.如权利要求3所述的结构，其中，该至少一存储器finFET装置为硅锗上拉装置。5.如权利要求3所述的结构，其中，该第二长度约为该第一长度的一半。6.如权利要求3所述的结构，其中，相较于该至少一逻辑finFET装置，该至少一存储器finFET装置有放松的应变。7.如权利要求3所述的结构，其中，该至少一逻辑finFET装置和该至少一存储器finFET装置在相同芯片上。8.如权利要求7所述的结构，其中，该至少一存储器finFET装置为两个存储器finFET装置，该两个存储器finFET装置由包含该硅锗材料的分离或分割鳍片结构构成。9.如权利要求8所述的结构，其中，该至少一存储器finFET装置为邻近端子用公共接点电气连接在一起的两个存储器finFET装置。10.如权利要求9所述的结构，其中，该公共接点为公共Vdd。11.如权利要求9所述的结构，其中，该至少一存储器finFET装置为各有独立硅锗鳍片的独立SRAM上拉pFET装置。1...

【专利技术属性】
技术研发人员：K·程，C·J·拉登斯，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY