一种半导体器件及其制造方法、电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供形成有隔离结构的半导体衬底，在其上依次形成栅极介电层、栅极材料层和介质层；图案化依次层叠的栅极介电层、栅极材料层和介质层，以形成位于隔离结构上的电容器叠层结构和位于隔离结构之间的半导体衬底上的MOS晶体管栅极叠层结构；在电容器叠层结构和MOS晶体管栅极叠层结构两侧形成侧壁结构；沉积内连材料层，覆盖介质层、侧壁结构、隔离结构和半导体衬底；图案化内连材料层，以形成第一内连层，通过第一内连层将MOS晶体管的源极延伸至邻近的隔离结构上的电容器叠层结构上。根据本发明专利技术，可以有效缩减伪静态随机存取存储器存储单元所占有的芯片有源区的面积。

【技术实现步骤摘要】
一种半导体器件及其制造方法、电子装置
本专利技术涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
技术介绍
伪静态随机存取存储器(PseudoSRAM)具有大内存容量、低成本、高频率速度、低功率消耗的优点，其存储单元由1T(晶体管)+1C(电容)所组成。采用现有工艺制作构成PseudoSRAM存储单元的1C时，占用芯片有源区的面积很大，而芯片中的隔离结构只起到隔离构成PseudoSRAM存储单元的1T和1C的作用，并未加以进一步的利用。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底中形成有隔离结构；在所述半导体衬底上依次形成栅极介电层、栅极材料层和介质层；图案化依次层叠的所述栅极介电层、栅极材料层和介质层，以形成位于所述隔离结构上的电容器叠层结构和位于所述隔离结构之间的半导体衬底上的MOS晶体管栅极叠层结构；在所述电容器叠层结构和MOS晶体管栅极叠层结构两侧形成侧壁结构；沉积内连材料层，覆盖所述介质层、侧壁结构、隔离结构和半导体衬底；图案化所述内连材料层，以形成第一内连层，通过所述第一内连层将所述MOS晶体管的源极延伸至邻近的所述隔离结构上的电容器叠层结构上。在一个示例中，所述电容器叠层结构中的栅极材料层、介质层与所述第一内连层构成电容器结构。在一个示例中，所述内连材料层的材料包括多晶硅，所述栅极材料层的材料包括多晶硅。在一个示例中，在图案化所述内连材料层的步骤中，同时形成第二内连层，通过所述第二内连层将所述MOS晶体管的漏极延伸至邻近的所述隔离结构上。在一个示例中，在图案化所述内连材料层之后，位于所述MOS晶体管叠层结构中的介质层被去除，位于所述电容器叠层结构中的介质层被部分去除。在一个示例中，所述半导体器件为伪静态随机存取存储器。在一个示例中，图案化所述内连材料层之后，还包括如下步骤：在所述半导体衬底上形成层间介电层，在所述层间介电层中形成多个接触塞，所述接触塞的底端分别电性连接所述电容器叠层结构中的栅极材料层和所述MOS晶体管的漏极。在一个示例中，底端电性连接所述电容器叠层结构中的栅极材料层的接触塞的顶端电性连接接地端，底端电性连接所述MOS晶体管的漏极的接触塞的顶端电性连接位线，所述MOS晶体管的栅极材料层作为字线。在一个实施例中，本专利技术还提供一种采用上述方法制造的半导体器件，由所述电容器叠层结构中的栅极材料层、介质层和第一内连层构成的电容器结构作为伪静态随机存取存储器存储单元的一部分，所述MOS晶体管作为所述伪静态随机存取存储器存储单元的另一部分。在一个实施例中，本专利技术还提供一种电子装置，所述电子装置包括所述半导体器件。根据本专利技术，可以有效缩减伪静态随机存取存储器存储单元所占有的芯片有源区的面积。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A为根据现有技术制作的PseudoSRAM存储单元的示意性剖面图；图1B为本专利技术提出的PseudoSRAM存储单元的示意性剖面图；图2A-图2B为根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；图3为根据本专利技术示例性实施例一的方法依次实施的步骤的流程图；图4为根据本专利技术示例性实施例三的电子装置的示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。如图1A所示，其为根据现有技术制作的PseudoSRAM存储单元的示意性剖面图。在半导体衬底100上形成有栅极结构，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，栅极结构包括自下而上层叠的栅极介电层102a、栅极材料层102b和栅极硬掩蔽层102c。栅极介电层102a包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层102b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层102c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，包括：提供半导体衬底，在所述半导体衬底中形成有隔离结构；在所述半导体衬底上依次形成栅极介电层、栅极材料层和介质层；图案化依次层叠的所述栅极介电层、栅极材料层和介质层，以形成位于所述隔离结构上的电容器叠层结构和位于所述隔离结构之间的半导体衬底上的MOS晶体管栅极叠层结构；在所述电容器叠层结构和MOS晶体管栅极叠层结构两侧形成侧壁结构；沉积内连材料层，覆盖所述介质层、侧壁结构、隔离结构和半导体衬底；图案化所述内连材料层，以形成第一内连层，通过所述第一内连层将所述MOS晶体管的源极延伸至邻近的所述隔离结构上的电容器叠层结构上。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：提供半导体衬底，在所述半导体衬底中形成有隔离结构；在所述半导体衬底上依次形成栅极介电层、栅极材料层和介质层；图案化依次层叠的所述栅极介电层、栅极材料层和介质层，以形成位于所述隔离结构上的电容器叠层结构和位于所述隔离结构之间的半导体衬底上的MOS晶体管栅极叠层结构；在所述电容器叠层结构和MOS晶体管栅极叠层结构两侧形成侧壁结构；沉积内连材料层，覆盖所述介质层、侧壁结构、隔离结构和半导体衬底；图案化所述内连材料层，以形成第一内连层，通过所述第一内连层将所述MOS晶体管的源极延伸至邻近的所述隔离结构上的电容器叠层结构上。2.根据权利要求1所述的方法，其特征在于，所述电容器叠层结构中的栅极材料层、介质层与所述第一内连层构成电容器结构。3.根据权利要求1所述的方法，其特征在于，所述内连材料层的材料包括多晶硅，所述栅极材料层的材料包括多晶硅。4.根据权利要求1所述的方法，其特征在于，在图案化所述内连材料层的步骤中，同时形成第二内连层，通过所述第二内连层将所述MOS晶体管的漏极延伸至邻近的所述隔离结构上。5.根据权利要求1所述的方...

【专利技术属性】
技术研发人员：杨晓芳，王鷁奇，蔡建祥，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31